公开(公告)号：CN101558449A

公开(公告)日：2009-10-14

申请号：CN200780037370.0

申请日：2007-08-08

Applicant: 南泰若股份有限公司

Inventor： C·L·伯廷 ,  T·鲁克斯 ,  X·M·H·黄 ,  R·斯瓦拉贾 ,  E·G·根丘 ,  S·L·孔瑟科 ,  M·梅恩霍德

IPC: G11C11/34

Abstract: 在本发明的一方面，非易失性纳米管二极管器件包括：第一端子及第二端子；半导体元件，包括阴极及阳极，且能响应于施加至该第一导电端子的电刺激，在该阴极与阳极之间形成导电路径；以及纳米管开关元件，包括与该半导体元件电连通的纳米管结构制品，该纳米管结构制品设在该半导体元件与该第二端子之间，且能在该半导体元件与该第二端子之间形成导电路径，其中施加在该第一及第二端子上的电刺激造成多个逻辑状态。

公开(公告)号：CN100541655C

公开(公告)日：2009-09-16

申请号：CN200510054330.X

申请日：2002-06-04

Applicant: 株式会社东芝

Inventor： 加藤大辅 ,  吉田宗博 ,  渡边阳二

IPC: G11C11/34 ,  G11C7/00 ,  G11C8/00 ,  H01L27/105

CPC classification number: G11C29/808 ,  G11C29/785

Abstract: 半导体存储器具有：单元阵列及布置在其中的用于沿其第一方向选择存储单元的若干第一标准元件，布置在该单元阵列内以与对应的第一标准元件一起工作，从而沿其第二方向选择存储单元的第二标准元件，用于替换缺陷第一标准元件的第一冗余元件，及用于替换第二标准元件的第二冗余元件。在单元阵列内还规定允许借助各第一冗余元件替换的一组第一标准元件作为第一修复或“解除”区，以及允许利用各个第二冗余元件替换的一组第二标准元件作为第二解除区。独立控制是否用第一冗余元件替换同时激活的两个第一标准元件；另外，包含所述两个第一标准元件中的一个的第一解除区内的缺陷第二标准元件被和所述两个第一标准元件中的另一个协同的第二冗余元件替换。

公开(公告)号：CN100538880C

公开(公告)日：2009-09-09

申请号：CN200510062690.4

申请日：2002-11-29

Applicant: 富士通微电子株式会社

Inventor： 奥田正树 ,  小林広之

IPC: G11C11/34 ,  G11C11/407 ,  H03K5/135

CPC classification number: G11C29/028 ,  G11C7/22 ,  G11C7/222 ,  G11C11/401 ,  G11C11/4076 ,  G11C29/02 ,  G11C29/50 ,  G11C29/56012

Abstract: 一个相位调节电路使外部时钟信号延迟预定的量，以产生一个被调节时钟信号。相位比较器把外部时钟信号的相位与该被调节时钟信号的相位相比较，输出一个相位调节信号，以调节相位调节电路的延迟时间。数据输出电路把读取数据与该被调节时钟信号同步地输出到数据端。数据输入电路与该被调节时钟信号相同步接收提供到该数据端的写入数据。当写入数据的输入和读取数据的输出相继执行时，写入数据的输入操作和读取数据的输入操作之间的切换控制仅仅必需在一个时钟周期内完成。时钟周期可以被减小到上述切换控制所需的时间。结果，该外部时钟信号的最大频率可以增加。

公开(公告)号：CN101523504A

公开(公告)日：2009-09-02

申请号：CN200780037197.4

申请日：2007-08-06

Applicant: 本霍夫有限公司

Inventor： 肯尼斯·J·埃尔德雷奇 ,  史蒂芬·P·万阿肯

IPC: G11C11/34 ,  G11C16/04

CPC classification number: G06F12/0246 ,  G11C11/56 ,  G11C11/5628 ,  G11C11/5642 ,  G11C2211/5641

Abstract: 公开了用于利用闪存器件(104)来存储和提取数据的方法和系统。一个示例系统包括在闪存配置中的设备。所述闪存配置包括多个存储单元(118)，其中每个存储单元具有用于实现数字存储的电荷存储容量。所述设备包括被配置用于在写操作和读操作中访问各个存储单元(118)的处理装置。所述设备还包括用于指示所述处理器针对每个存储单元(118)而施加用于限定多个数据值的目标电荷电平的指令集。所述目标电荷电平可以与所述电荷存储容量相关地可编程地变化。

公开(公告)号：CN100520958C

公开(公告)日：2009-07-29

申请号：CN200610084720.6

申请日：2006-05-18

Applicant: 松下电器产业株式会社

Inventor： 金原旭成

IPC: G11C11/34

CPC classification number: G11C11/413 ,  G11C7/1006 ,  G11C7/1078 ,  G11C7/1096

Abstract: 本发明提供一种常规电压下不加长字线激活时间而用低电压也能高速执行写入运作的半导体存储器件。具有：由2个NMOS晶体管(MN5、MN6)构成并将其各自的源极连接到接地电位且一晶体管(MN5)的漏极连接一条位线(BIT)而另一晶体管(MN6)的漏极连接另一条位线(NBIT)的写入电路(101)；以及产生写入数据(DI)的反相数据与写入用列选择信号(CW)的逻辑积(NDCW)并将该逻辑积(NDCW)输入到一晶体管(MN5)的栅极而且产生写入数据(DI)与写入用列选择信号(CW)的逻辑积(DCW)并将该逻辑积(DCW)输入到第1晶体管(MN6)的栅极的列选择和数据输入电路(102)。

公开(公告)号：CN101490764A

公开(公告)日：2009-07-22

申请号：CN200780026653.5

申请日：2007-06-22

Applicant: 爱特梅尔公司

Inventor： 约翰尼·陈 ,  孙晋书

IPC: G11C11/34

CPC classification number: G11C7/1078 ,  G11C7/1087 ,  G11C16/10 ,  G11C2207/2227

Abstract: 本发明描述一种具备切换电路(116)的改进的交叉耦合CMOS高压锁存器(100)，其用于存储将要写入到非易失性存储器的存储器单元的数据位，所述切换电路(116)在将数据位写入到所述锁存器的所述存储器单元中期间在所述锁存器的一个支脚与接地之间提供高串联阻抗以限制泄漏电流。大量锁存器并联连接且其累积的泄漏电流由所述切换电路(116)限制，以防止用于所述高压锁存器(100)的高压产生器(例如电荷泵电路)的过载，使得可将数据正确写入所述非易失性存储器的所述存储器单元中。

公开(公告)号：CN100505091C

公开(公告)日：2009-06-24

申请号：CN03105434.X

申请日：2003-02-20

Applicant: 三星电子株式会社

Inventor： 张星珍 ,  郭镇锡

IPC: G11C11/34 ,  G11C11/4063 ,  G11C7/00

CPC classification number: G11C7/1087 ,  G06F13/1689 ,  G11C7/1078 ,  G11C2207/107

Abstract: 披露了一种半导体存储器系统，一种存储器控制电路和一种半导体存储器器件。所述系统包括用于生成彼此同步的数据选通信号和数据加载信号的存储器控制电路。所述存储器电路可以是一SDRAM存储器电路，接收数据选通信号和数据加载信号，并且响应这两个同步的信号写入数据。由于信号同步而消除了因不同信号域造成的时序变化所引入的参数。结果，系统的高频运行状况大大改善。

公开(公告)号：CN100483545C

公开(公告)日：2009-04-29

申请号：CN03808768.5

申请日：2003-02-10

Applicant: 微米技术有限公司

Inventor： S·L·卡斯珀 ,  K·G·迪斯曼 ,  G·胡斯

IPC: G11C11/34 ,  H01L45/00

CPC classification number: G11C13/0069 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/004 ,  G11C2013/0042 ,  G11C2013/0054 ,  G11C2013/009 ,  G11C2213/79

Abstract: 提供了一种用于检测可编程导体随机存取存储器(PCRAM)单元的电阻等级的读取电路。通过激活存取晶体管、根据升高的行线电压将电压电势差引入PCRAM单元的两端。将数字线和数字互补参考线预充电为第一预定电压。正被读出的单元具有预充电电压，所述预充电电压经由PCRAM单元的可编程导体存储器元件的电阻而放电。将数字线处读取的电压和基准导体处的电压进行比较。如果数字线处的电压大于参考电压，那么将所述单元作为高电阻值(例如逻辑高)读取；然而，如果测量于数字线的电压低于参考电压，那么将所述单元作为低电阻值(例如逻辑低)读取。

公开(公告)号：CN100479057C

公开(公告)日：2009-04-15

申请号：CN200410049056.2

申请日：2004-06-11

Applicant: 夏普株式会社

Inventor： 森本英德

IPC: G11C11/34 ,  G11C11/4074

CPC classification number: G11C13/0069 ,  G11C11/5685 ,  G11C13/0007 ,  G11C13/0064 ,  G11C2013/0071 ,  G11C2013/009 ,  G11C2213/31 ,  G11C2213/79

Abstract: 本发明提供一种非易失性半导体存储装置及其控制方法。非易失性半导体存储装置包括：存储器阵列(101)，其在半导体基片上，在行方向及列方向分别配置多个连接由基于电应力的电阻变化来存储信息的可变电阻元件的一端与选择晶体管的漏极而形成的存储单元；电压开关电路(110)，其切换对与存储单元连接的源极线及位线施加的写入电压、删除电压及读出电压；脉冲电压施加电路(108)。上述脉冲电压施加电路(108)，在经由电压开关电路(110)，对与存储器阵列(101)内的写入或删除对象的存储单元连接的位线及源极线施加与位线及源极线分别对应的写入电压或删除电压的状态下，对与该存储单元连接的选择晶体管的栅电极所连接的字线施加写入用或删除用电压脉冲。

公开(公告)号：CN100472650C

公开(公告)日：2009-03-25

申请号：CN200310118683.2

申请日：2003-11-28

Applicant: 株式会社瑞萨科技

Inventor： 高桥保彥 ,  田中孝征

IPC: G11C11/34

CPC classification number: H01L27/1203 ,  G11C11/412 ,  H01L27/1104 ,  Y10S257/903 ,  Y10S257/904

Abstract: 本发明提供了一种半导体存储器件，在此半导体器件中，第三和第四晶体管被构造成垂直结构。第三晶体管被层叠在第一晶体管上，而第四晶体管被层叠在第二晶体管上，从而达致了单元面积的减小。根据施加到各个第一和第二晶体管的源电位与字线选择电平电位之间的差值变得大于或等于各个第三和第四晶体管的阈值电压的条件而设定的电压，被馈送到各个第一和第二晶体管的源电极，从而执行“0”写入补偿。