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公开(公告)号：CN120045160A
公开(公告)日：2025-05-27
申请号：CN202510141390.2
申请日：2025-02-08
Applicant: 安徽大学
Abstract: 本申请涉及一种浮点数的指数相加计算单元、存内计算阵列和方法，其中，该指数相加计算单元包括：至少一个延时单元，延时单元具有高电平端和低电平端，延时单元被配置为：根据高电平端和低电平端之间的电平差控制输入信号和输出信号之间的延时，延时单元的输入信号和输出信号之间的延时用于表征单比特的权重指数信号和输入指数信号的相加结果，在延时单元为多个时，前一个延时单元的输出信号为后一个延时单元的输入信号；用于接入单比特的权重指数信号的高电平选通单元；用于接入单比特的输入指数信号的低电平选通单元。上述浮点数的指数相加计算单元的结构较为简单，解决了目前指数相加计算单元的电路结构具有较高的芯片面积占用的问题。
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公开(公告)号：CN119893328A
公开(公告)日：2025-04-25
申请号：CN202510391678.5
申请日：2025-03-31
Applicant: 安徽大学 , 合肥中科君达视界技术股份有限公司
IPC: H04N25/772 , H04N25/78
Abstract: 本发明涉及图像传感器设计技术领域，具体公开了带有预判断逻辑的SAR‑SS型ADC电路、模块。本发明在数字相关多采样的基础上采用SAR‑SS混合架构来将对两列像素信号{Vref,n}、{Vsig,n}的12bit量化分解成通过SAR‑ADC部进行粗量化、SS‑ADC部进行细量化，在实现低噪声的情况下提升了ADC的整体量化速度、且比采用单一架构SS型ADC的传统CMS ADC功耗更低。本发明的电路设置了预判断逻辑部，来对是否需要对像素读出信号Vsig,2进行粗量化进行判断，以减少粗量化的不必要耗时及功耗，进一步提升了ADC的整体速度和功耗。
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公开(公告)号：CN119294342B
公开(公告)日：2025-04-18
申请号：CN202411209869.7
申请日：2024-08-30
Applicant: 安徽大学
IPC: G06F30/392 , G06F30/398 , G06F18/213 , G06F18/25 , G06N3/045 , G06N3/0464 , G06N3/0455 , G06N3/047 , G06N3/092
Abstract: 本发明属于集成电路设计领域，具体涉及一种基于改进强化学习的芯片布局优化方法、系统、装置。该方法包括如下步骤：S1：构建包含特征编码模块、特征融合模块、经验池、策略网络和价值网络的布局优化模型。特征编码模块用于提取网表文件的位置掩码、线掩码和视图掩码；特征融合模块提取局部特征和全局特征，并生成综合特征；经验池、策略网络和价值网络构成强化学习框架。S2：将大量随机网表作为样本数据用于训练布局优化模型。S3：将待优化的图表文件输入到完成训练后的布局优化模型中，由布局优化模型输出优化后的网表文件，再根据网表文件生成对应的优化后的电路布局图。本发明解决了现有芯片布局优化方法效率较低、泛化性不足的问题。
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公开(公告)号：CN119670672A
公开(公告)日：2025-03-21
申请号：CN202510180813.1
申请日：2025-02-19
Applicant: 安徽大学
IPC: G06F30/392 , G06N3/0455 , G06N3/0464 , G06N3/048 , G06N3/082 , G06N3/092
Abstract: 本发明涉及集成电路布线技术领域，具体涉及基于深度强化学习和RSMT的集成电路布线方法、系统。本发明提出了改进型的电路布线模型来进行RES的求解，其在编码器中不仅引入了选择性卷积层，还融入了基于马卡龙变形层设计的特征处理层：前者实现了对多尺度特征的提取和动态融合，有效捕获点集的局部细节与多尺度特征，从而提高了模型对复杂点分布的适应能力，为解的构建提供更精确的特征表示；后者增加了残差路径和分层特征处理，进一步提升了解构建的全局优化能力，使得生成的解更精确，误差更低。本发明解决了现有REST法在特征表达能力、训练效率和大规模点集的适应性方面仍需改进的问题。
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公开(公告)号：CN119341570B
公开(公告)日：2025-03-18
申请号：CN202411895900.7
申请日：2024-12-23
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及具有三级比较阶段的Flash‑ADC电路、模块。本发明提供了新设计的Flash‑ADC电路，将15个参考电压VREF1~VREF15分成三个阶段进行比较；其中，第一阶段的比较结果控制对第二阶段参考电压的选择，第一阶段、第二阶段的比较结果又控制对第三阶段参考电压的选择，从而避免了直接将15个参考电压都与输入电压进行比较，减少了电路中比较器的数量、及输出编码电路的器件的数量，也降低了进行的比较次数，进而极大降低了Flash‑ADC电路的功耗和面积。本发明解决了现有Flash ADC受比较器数量的原因而导致面积、功耗偏大的问题。
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Patent Agency Ranking
公开(公告)号：CN119296609B
公开(公告)日：2025-03-07
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN119299881B
公开(公告)日：2025-03-04
申请号：CN202411814242.4
申请日：2024-12-11
Applicant: 安徽大学
IPC: H04N25/78 , H04N25/616 , H04N25/709 , H04N25/571
Abstract: 本发明属于集成电路领域，具体涉及一种全局同步及局部异步的单斜ADC及CMOS图像传感器。其包括：时序控制电路、动态斜坡发生器、行判断模块、列读出电路和列判断模块。时序控制电路用于使得各像素单元在量化过程中的总转换时间保持一致。行判断模块用于确定自适应斜坡的摆幅范围；列读出电路结合各个阶段的量化结果生成最终的像素值；列判断模块用于在像素多采样量化阶段根据各个像素单元的全量程量化结果生成控制动态斜坡发生器和列读出电路的使能信号，必要时将电路关闭，以降低整体电路的功耗。本发明解决了现有的单斜ADC采用自适应相关多采样机制的情况下仍然存在的整体帧率差异较大的问题。
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公开(公告)号：CN119483593A
公开(公告)日：2025-02-18
申请号：CN202510065555.2
申请日：2025-01-16
Applicant: 安徽大学
Abstract: 本发明涉及图像传感器设计技术领域，具体涉及用于CIS的高速Pipe‑SAR‑ADC电路及模块。本发明的电路首先通过CDS‑PGA部对输入信号进行采样保持、增益放大、引入固定偏移，得到差分信号；再通过第一级SAR‑ADC部对差分信号进行6bit量化，得到6位数值码及残差信号；接着通过MDAC部将残差信号进行放大，得到放大信号；然后通过第二级SAR‑ADC部对到放大信号进行7bit量化，得到7位数值码；最后通过冗余校准部依据6位数值码、7位数值码进行冗余校准得到最终的12位数字码。本发明不仅能够满足更高的输入信号范围、更高的信噪比，而且降低了噪声、消除了失调电压，能够实现高速、低噪声及高分辨率。
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公开(公告)号：CN115051698B
公开(公告)日：2025-02-18
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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公开(公告)号：CN114863971B
公开(公告)日：2025-02-14
申请号：CN202210412408.4
申请日：2022-04-19
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/419
Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
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