公开(公告)号：CN114863971A

公开(公告)日：2022-08-05

申请号：CN202210412408.4

申请日：2022-04-19

申请人： 安徽大学 ,  合肥市微电子研究院有限公司

发明人： 彭春雨 ,  郑好 ,  卢文娟 ,  高珊 ,  郝礼才 ,  赵强 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC分类号： G11C11/419

摘要： 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

公开(公告)号：CN117933328A

公开(公告)日：2024-04-26

申请号：CN202410110882.0

申请日：2024-01-26

申请人： 安徽大学

发明人： 高珊 ,  薛泽鹏 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC分类号： G06N3/063 ,  G06N3/0464 ,  G06N20/00 ,  G06F15/173

摘要： 本发明属于NPU领域，具体涉及一种适用于机器学习的硬件加速器及其对应的神经网络处理器芯片和计算机设备该硬件加速器包括：数据计算模块、数据存储模块、数据读写模块、数据分配模块和计算控制模块。数据计算模块内包含适用于的指定机器学习算法的所有算子。数据存储模块包括多个内部缓冲区。数据读写模块包含两个用于访问外部memory的DMA。数据分配模块用于根据获取的配置信息对特征图进行预处理；并在内外存储器间转移数据。计算控制模块用于根据网络配置与参数管理数据计算模块的运行。本发明的方案可以在计算机系统中提高处理机器学习算法类数据处理任务的运算效率；克服现有采用CPU或GPU的计算机在性能上的不足。

公开(公告)号：CN108231100B

公开(公告)日：2023-09-19

申请号：CN201810252339.9

申请日：2018-03-26

申请人： 安徽大学

发明人： 彭春雨 ,  孔令雨 ,  卢文娟 ,  王永俊 ,  吴秀龙 ,  蔺智挺 ,  高珊 ,  陈军宁

IPC分类号： G11C7/06

摘要： 本发明公开了一种失调电压自适应数字校准型灵敏放大器，是一种可以有效降低失调电压的灵敏放大器电路结构，该结构利用简单的外围电路实现灵敏放大器失调电压的校准补偿以及补偿状态锁存操作，达到了大幅度降低失调电压的目的；同时由于失调电压的降低，有效的提升了静态随机存储器读取电路的设计裕度，进而降低了单元读取时产生的功耗消耗，并提升了静态随机存储器的数据读取速度。

公开(公告)号：CN115295042A

公开(公告)日：2022-11-04

申请号：CN202210942405.1

申请日：2022-08-08

申请人： 安徽大学

发明人： 郝礼才 ,  董汉文 ,  程伟 ,  张茵 ,  赵强 ,  彭春雨 ,  卢文娟 ,  高珊 ,  蔺智挺 ,  吴秀龙

IPC分类号： G11C11/411

摘要： 本发明涉及一种RHC‑16T抗辐射SRAM单元、芯片和模块。一种基于极性加固技术的RHC‑16T抗辐射SRAM单元包括四个PMOS晶体管P1～P4和十二个NMOS晶体管N1～N12；位线BL与N9和N11源极电连接，位线BLB与N10和N12源极电连接；字线WL与N9、N10、N11和N12栅极电连接；N9的漏极与P2的漏极电连接，N10的漏极与P1的漏极电连接，N11的漏极与N3的漏极电连接，N12的漏极与N4的漏极电连接。本发明通过在P3、N7和P4、N8中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性，令单元有着就较快的读写速度，较高的稳定性以及较强的抗辐射性能。

公开(公告)号：CN115051698A

公开(公告)日：2022-09-13

申请号：CN202210695673.8

申请日：2022-06-20

申请人： 安徽大学

发明人： 卢文娟 ,  王丽萍 ,  王志轩 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  高珊 ,  吴秀龙 ,  陈军宁

IPC分类号： H03K17/28 ,  H03K17/687

摘要： 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。

公开(公告)号：CN105336361B

公开(公告)日：2018-07-27

申请号：CN201510898475.1

申请日：2015-12-04

申请人： 安徽大学

发明人： 吴秀龙 ,  蔺智挺 ,  彭春雨 ,  徐晨杰 ,  高珊 ,  李正平 ,  谭守标 ,  陈军宁

IPC分类号： G11C11/413

摘要： 本发明公开了种SRAM自跟踪复制位线电路,该电路能够利用正在进行读操作存储单元附近的列未工作在保持状态的存储单元作为复制位线对读状态进行跟踪,从而可以精确的模拟SRAM读操作时位线的放电过程,进而产生具有较小偏差的灵敏放大器使能信号,有效降低读错误率,特别适用于有较大工艺波动的先进制造工艺和拥有较大规模SRAM存储阵列的电路中。

公开(公告)号：CN107066393A

公开(公告)日：2017-08-18

申请号：CN201710022698.0

申请日：2017-01-12

申请人： 安徽大学

发明人： 樊进 ,  彭春雨 ,  高珊 ,  李正平 ,  谭守标 ,  蔺智挺 ,  吴秀龙 ,  陈军宁 ,  徐超 ,  代月花

IPC分类号： G06F12/02 ,  G06F12/1027

摘要： 本发明公开了一种提高地址映射表中映射信息密度的方法，可以提高基于缓存部分映射信息的页映射方案中缓存映射表的命中率，提高闪存转换层的读写性能，在不增加位于内存中的缓存映射表里表项数量的前提下，将在逻辑地址和物理地址上都连续、相邻的映射记录进行合并产生一条映射条目，这样一条映射条目可以表示多个逻辑地址到物理地址之间的映射关系，插入缓存映射表内的是一条条映射条目而不再是一条条只能表示一个逻辑地址到物理地址之间映射关系的映射记录，以此在不增加缓存映射表对内存的占用的前提下增加缓存映射表中存储的映射记录数量，能显著增加缓存映射表的命中率，提高闪存转换层的读写效率，可广泛应用于各种系统的NAND Flash存储器的管理。

公开(公告)号：CN102592661B

公开(公告)日：2014-08-27

申请号：CN201210052508.7

申请日：2012-03-02

申请人： 安徽大学

发明人： 谭守标 ,  吴秀龙 ,  柏娜 ,  李正平 ,  孟坚 ,  陈军宁 ,  徐超 ,  高珊 ,  李瑞兴

IPC分类号： G11C11/413

摘要： 一种SRAM位线漏电流补偿电路，作为SRAM电路的辅助电路，包括两个完全相同的补偿电路共同实现对SRAM主电路的辅助补偿。每个补偿电路设有两个输入∕输出端，一个控制信号CON，用于控制位线漏电流补偿电路的工作模式，每个电流补偿电路包括5个PMOS管和6个NMOS管，补偿电路在正常工作状态下通过检测主电路中两根位线上的电位变化率的变化情况，自动让主电路中放电较慢的一端位线信号放电更慢，让主电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的影响，为后续电路信号的正确识别提供帮助。

公开(公告)号：CN101079446A

公开(公告)日：2007-11-28

申请号：CN200710023524.2

申请日：2007-06-01

申请人： 安徽大学

发明人： 陈军宁 ,  柯导明 ,  代月花 ,  高珊 ,  徐超 ,  孟坚 ,  吴秀龙

IPC分类号： H01L29/78 ,  H01L29/49 ,  H01L29/423

摘要： 异质栅多阶梯场极板横向双扩散金属氧化物半导体管，其特征是设置源栅和漏栅的异质双栅结构，由第一级场极板和第二级场极板构成多阶梯场极板，源栅、漏栅、第一级场极板和第二级场极板依次相连；源和漏分别设置在沟道阱区和阱漂移区上；栅氧化层设在源栅、漏栅与沟道阱区之间，在沟道阱区上设有阱接触孔；场氧化层在第一级场极板、第二级场极板以及阱漂移区之间；氧化层覆盖在多阶梯场极板之上；沟道阱区和阱漂移区均位于衬底之上。本发明在保持横向双扩散金属氧化物半导体管击穿特性的基础上，有效提高驱动电流、跨导，减小导通电阻，并降低功耗。

公开(公告)号：CN118171621B

公开(公告)日：2024-07-05

申请号：CN202410593517.X

申请日：2024-05-14

申请人： 安徽大学

发明人： 高珊 ,  田浪 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC分类号： G06F30/367 ,  H03K19/00 ,  H03K19/20

摘要： 本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。