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公开(公告)号：CN103338490B
公开(公告)日：2015-11-18
申请号：CN201310211616.9
申请日：2013-05-30
Applicant: 安徽大学
IPC: H04W40/02
CPC classification number: Y02D70/30
Abstract: 本发明公开了一种网络数据路由的方法，其中，该方法包括：节点A比较发送当前消息至目的节点E的最高效用值maximum_utility_value，与潜在中转节点B发送当前消息至目的节点E的效用值PB,E之间的大小；若maximum_utility_value＜PB,E，则所述节点A将该消息发送至节点B，并更新最高效用值：maximum_utility_value'＝PB,E×K，K＞1；其中，K为递增系数；所述节点B接收到该消息后利用所述PB,E进行该消息的转发判断，且所述节点A利用更新后的最高效用值进行该消息的转发判断。通过采用本发明公开的方法，自适应的提高转发的门槛，减少数据中转次数，降低节点能耗。
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公开(公告)号：CN102664041B
公开(公告)日：2015-01-21
申请号：CN201210158560.0
申请日：2012-05-22
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端。
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公开(公告)号：CN102592660B
公开(公告)日：2014-08-27
申请号：CN201210036104.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种单端操作的亚阈值存储单元电路，设有两个PMOS管P1、P2及七个NMOS管N1～N7，P1及P2的体端均分别与各自的源级连接后与电源电压Vdd连接,七个NMOS管N1～N7的体端以及N1、N2、N7的源极均接地，N3的栅极与行写控制信号RWR连接，N4的栅极与列写控制信号CWR连接，N2与P2组成一个反相器，其输出端连接到N2和P2的栅极，其输入端连接到P1的漏极，N5的栅极与读字线RWL连接，N5的漏极与读位线RBL连接，N6的源级与写位线WBL连接，N6的栅极与写字线WWL连接。
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公开(公告)号：CN102592659A
公开(公告)日：2012-07-18
申请号：CN201210035887.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/40
Abstract: 一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0~P3，六个NMOS管N0~N5，其中PMOS管P0与NMOS管N0,PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0~P3、NMOS管N3~N5管衬底与栅连接。
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公开(公告)号：CN103531232B
公开(公告)日：2016-06-29
申请号：CN201310520212.8
申请日：2013-10-28
Applicant: 安徽大学
IPC: G11C15/04
Abstract: 本发明公开了一种高性能混合型内容可寻址存储器控制单元，该控制单元包括：反相器、PMOS管P0、NMOS管N2、NMOS管N3、NMOS管N4与NMOS管N5；其中，所述PMOS管P0的漏极与所述NMOS管N3的漏极相连，且所述PMOS管P0的栅极与所述NMOS管N2的漏极、所述NMOS管N3的栅极及所述NMOS管N4的漏极相连；所述NMOS管N2的栅极经由反相器与所述NMOS管N4的栅极以及所述NMOS管N5的栅极相连。通过采用本发明公开的控制单元，增强了匹配线稳定性和提高放电速度。
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Patent Agency Ranking
公开(公告)号：CN103531232A
公开(公告)日：2014-01-22
申请号：CN201310520212.8
申请日：2013-10-28
Applicant: 安徽大学
IPC: G11C15/04
Abstract: 本发明公开了一种高性能混合型内容可寻址存储器控制单元，该控制单元包括：反相器、PMOS管P0、NMOS管N2、NMOS管N3、NMOS管N4与NMOS管N5；其中，所述PMOS管P0的漏极与所述NMOS管N3的漏极相连，且所述PMOS管P0的栅极与所述NMOS管N2的漏极、所述NMOS管N3的栅极及所述NMOS管N4的漏极相连；所述NMOS管N2的栅极经由反相器与所述NMOS管N4的栅极以及所述NMOS管N5的栅极相连。通过采用本发明公开的控制单元，增强了匹配线稳定性和提高放电速度。
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公开(公告)号：CN103400597A
公开(公告)日：2013-11-20
申请号：CN201310316948.3
申请日：2013-07-25
Applicant: 安徽大学
IPC: G11C15/00
Abstract: 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。
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公开(公告)号：CN102857525A
公开(公告)日：2013-01-02
申请号：CN201110177783.7
申请日：2011-06-28
Applicant: 安徽大学
IPC: H04L29/08
Abstract: 本发明公开了一种基于随机游走策略的社区发现方法，其主要包括网络初始化、随机游走和社区倾向性分析三部分内容。本发明的特征在于其解决了现有社区发现方法的以下问题：1)只能得到网络在某个单一层次下的社区结构，而不能完整地给出网络在多个层次下的社区划分状况；2)划分具有重叠社区结构的网络时显得力不从心，并且所获得社区的质量也不是很高；3)没有对重叠社区中具有多重身份的节点进行定量地分析。总之，本发明不仅可以发现网络中的重叠社区，而且也能发现网络在不同层次下的社区结构。并且在该方法中，引入的社区倾向性的概念，使重叠社区的定量分析成为了可能。
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公开(公告)号：CN102592661A
公开(公告)日：2012-07-18
申请号：CN201210052508.7
申请日：2012-03-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种SRAM位线漏电流补偿电路，作为SRAM电路的辅助电路，包括两个完全相同的补偿电路共同实现对SRAM主电路的辅助补偿。每个补偿电路设有两个输入∕输出端，一个控制信号CON，用于控制位线漏电流补偿电路的工作模式，每个电流补偿电路包括5个PMOS管和6个NMOS管，补偿电路在正常工作状态下通过检测主电路中两根位线上的电位变化率的变化情况，自动让主电路中放电较慢的一端位线信号放电更慢，让主电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的影响，为后续电路信号的正确识别提供帮助。
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公开(公告)号：CN102592650A
公开(公告)日：2012-07-18
申请号：CN201210035924.6
申请日：2012-02-17
Applicant: 安徽大学
Abstract: 一种高速低功耗自关断位线灵敏放大器，包括预充电模块、平衡电路模块、使能电路模块、交叉耦合反相器模块、输入电路模块、自关断位线模块,本发明采用输入输出分离结构，与传统的共用输入输出结构灵敏放大器相比，避免了在检测信号期间，输出端电容对位线进行放电，大大降低了位线间形成额定电压差的时间，减小了灵敏放大器的延时，提高了灵敏放大器的反应速度；另外，预充电操作采用将灵敏放大器的两输出端通过预充管放电到“0”，与传统灵敏放大器预充电操作是将输出端预充到VDD相比，节约了预充电功耗，从而降低了灵敏放大器的总功耗。
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