-
公开(公告)号：CN119271172B
公开(公告)日：2025-03-04
申请号：CN202411785251.5
申请日：2024-12-06
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种电荷域带符号乘法、多比特乘累加运算电路及其芯片。电荷域带符号乘法由8个PMOS管P1~P8、13个NMOS管N1~N13，以及电容C构成；其中，P1~P5以及N1~N7构成符号位运算单元，剩余元件构成数值位运算单元。电路将带符号数之间的乘法分为两个阶段，先在12T‑SRAM中进行符号位支架的乘法运算，结果输出到9T1C‑SRAM中，再进行数值位之间的乘法运算。电荷域带符号的多比特乘累加运算电路则以12T‑SRAM和9T1C‑SRAM为基本单元对SRAM电路上进行改进后得到。本发明解决了现有CIM电路难以实现输入和权重均为带符号数的乘法或Mac运算的问题。
-
公开(公告)号：CN119341570B
公开(公告)日：2025-03-18
申请号：CN202411895900.7
申请日：2024-12-23
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及具有三级比较阶段的Flash‑ADC电路、模块。本发明提供了新设计的Flash‑ADC电路，将15个参考电压VREF1~VREF15分成三个阶段进行比较；其中，第一阶段的比较结果控制对第二阶段参考电压的选择，第一阶段、第二阶段的比较结果又控制对第三阶段参考电压的选择，从而避免了直接将15个参考电压都与输入电压进行比较，减少了电路中比较器的数量、及输出编码电路的器件的数量，也降低了进行的比较次数，进而极大降低了Flash‑ADC电路的功耗和面积。本发明解决了现有Flash ADC受比较器数量的原因而导致面积、功耗偏大的问题。
-
公开(公告)号：CN119341570A
公开(公告)日：2025-01-21
申请号：CN202411895900.7
申请日：2024-12-23
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及具有三级比较阶段的Flash‑ADC电路、模块。本发明提供了新设计的Flash‑ADC电路，将15个参考电压VREF1~VREF15分成三个阶段进行比较；其中，第一阶段的比较结果控制对第二阶段参考电压的选择，第一阶段、第二阶段的比较结果又控制对第三阶段参考电压的选择，从而避免了直接将15个参考电压都与输入电压进行比较，减少了电路中比较器的数量、及输出编码电路的器件的数量，也降低了进行的比较次数，进而极大降低了Flash‑ADC电路的功耗和面积。本发明解决了现有Flash ADC受比较器数量的原因而导致面积、功耗偏大的问题。
-
公开(公告)号：CN119271172A
公开(公告)日：2025-01-07
申请号：CN202411785251.5
申请日：2024-12-06
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种电荷域带符号乘法、多比特乘累加运算电路及其芯片。电荷域带符号乘法由8个PMOS管P1~P8、13个NMOS管N1~N13，以及电容C构成；其中，P1~P5以及N1~N7构成符号位运算单元，剩余元件构成数值位运算单元。电路将带符号数之间的乘法分为两个阶段，先在12T‑SRAM中进行符号位支架的乘法运算，结果输出到9T1C‑SRAM中，再进行数值位之间的乘法运算。电荷域带符号的多比特乘累加运算电路则以12T‑SRAM和9T1C‑SRAM为基本单元对SRAM电路上进行改进后得到。本发明解决了现有CIM电路难以实现输入和权重均为带符号数的乘法或Mac运算的问题。
-
-
-
Search Results
4
records
(took 0.015 seconds)
