IGBT模块的测试方法、装置及电子设备

    公开(公告)号:CN111487520A

    公开(公告)日:2020-08-04

    申请号:CN202010345768.8

    申请日:2020-04-27

    IPC分类号: G01R31/28

    摘要: 本发明涉及电力电子器件技术领域,具体涉及一种IGBT模块的测试方法、装置及电子设备。其中,方法包括:获取IGBT模块中每个IGBT芯片的开启电压值、饱和电压值、额定电流值以及每个IGBT芯片上承受的压力值;调用IGBT模块中每一个IGBT芯片的稳态电流的计算函数,每个计算函数用于表示对应的IGBT芯片的稳态电流与所有IGBT芯片的开启电压、饱和电压、额定电流以及所有IGBT芯片上承受的压力之间的数值关系;利用IGBT模块中每个IGBT芯片的开启电压值、饱和电压值、额定电流值以及每个IGBT芯片上承受的压力值,按照计算函数计算得到IGBT模块中每个IGBT芯片的稳态电流值。本发明通过计算函数计算得到各个IGBT芯片的稳态电流,解决了IGBT模块中各个IGBT芯片稳态电流测试难度大的问题。

    一种功率半导体器件的芯片筛选方法及装置

    公开(公告)号:CN111368464A

    公开(公告)日:2020-07-03

    申请号:CN202010340549.0

    申请日:2020-04-26

    IPC分类号: G06F30/20 G06F115/12

    摘要: 本发明公开一种功率半导体器件的芯片筛选方法及装置,所述方法包括:将所述功率半导体器件划分为多个芯片位置;获取所述功率半导体器件中每个所述芯片位置对应的综合应力数据,所述综合应力数据包括电气应力数据、热应力数据和压力应力数据;获取多个候选芯片中每个所述候选芯片的综合极限数据,所述综合极限数据包括电气极限数据、热极限数据和压力极限数据;将多个目标芯片随机与所述多个芯片位置相匹配,所述目标芯片是综合极限数据大于对应芯片位置处的综合应力数据的候选芯片;计算所述多个目标芯片的综合极限数据和所述多个芯片位置对应的综合应力数据的误差;随机更换所述多个目标芯片,以确定使所述误差最小的最佳目标芯片。

    一种功率器件封装结构
    65.
    发明授权

    公开(公告)号:CN108520870B

    公开(公告)日:2020-05-15

    申请号:CN201810338518.4

    申请日:2018-04-16

    IPC分类号: H01L23/48

    摘要: 本发明公开了一种功率器件封装结构,该封装结构包括上电极板、功率半导体器件芯片、下电极板,所述功率半导体器件芯片位于所述上电极板和下电极板之间,其特征在于,所述封装结构还包括第一弹性电极片和/或第二弹性电极片,所述第一弹性电极片位于所述上电极板与所述功率半导体器件芯片之间,所述第二弹性电极片位于所述下电极板与所述功率半导体器件芯片之间。该封装结构有效缓解了零部件加工公差带来的应力集中问题,在保证导电良好的前提下能够减小封装结构中芯片的受力,有效提高功率器件封装的可靠性;同时由于该弹性电极片是由弹性导电擦了或其他具有良好弹性和导电性的材料制成,还能提高对芯片的导热作用。

    一种功率半导体芯片集成元胞栅电阻版图设计

    公开(公告)号:CN108550567B

    公开(公告)日:2020-03-10

    申请号:CN201810339861.0

    申请日:2018-04-16

    摘要: 本发明提供一种功率半导体器件,包括功率半导体芯片,所述功率半导体芯片包括栅极区和元胞区,其特征在于:所述元胞区内并联设置多个元胞,所述元胞包括元胞栅焊盘、元胞栅以及设置在元胞栅焊盘和元胞栅之间的第一电阻单元,所述栅极区内设置有栅电极和栅汇流条,每个元胞的所述元胞栅焊盘依次连接所述栅汇流条。本发明的功率半导体器件在每个元胞的元胞栅与该元胞的元胞栅焊盘之间引入元胞栅电阻,提高芯片内元胞之间的动态一致性,改善芯片内的均流特性。选择所述元胞栅电阻阻值大于所述汇流条寄生电阻阻值,能够进一步降低汇流条寄生电阻的影响,较好地提高芯片元胞之间动态一致性。

    半导体方块电阻的测试方法及测试电路

    公开(公告)号:CN109444551A

    公开(公告)日:2019-03-08

    申请号:CN201811051617.0

    申请日:2018-09-10

    IPC分类号: G01R27/14

    CPC分类号: G01R27/14

    摘要: 本发明公开了一种半导体方块电阻的方法及电路,方法包括:在待测掺杂区域内形成至少一个第一掺杂区域,第一掺杂区域为第二导电类型,第二导电类型与第一导电类型相反;并在第一掺杂区域内形成第二掺杂区域,第二掺杂区域为第一导电类型;在半导体基板表面上设置至少两个激励电极,其中至少一个激励电极与第二掺杂区域对应;在半导体基板表面上依次设置至少一个隔离层和与之分别对应的控制电极,隔离层和控制电极从一个第一掺杂区域的边缘延伸至内部第二掺杂区域的边缘;通过两个激励电极施加激励电流、测试位于两个激励电极之间的待测掺杂区域之间的电压,获得待掺杂区域的方块电阻值。用以上方法进行方块电阻测试,能够测得较准确的方块电阻值。

    半导体器件及其制备方法
    69.
    发明公开

    公开(公告)号:CN109244122A

    公开(公告)日:2019-01-18

    申请号:CN201810990558.7

    申请日:2018-08-28

    摘要: 本发明涉及半导体技术领域,提供一种半导体器件及其制备方法,其中,该半导体器件包括:第一导电类型的衬底;第二导电类型的第一半导体层,形成在衬底上,第二导电类型与第一导电类型相反;多个不连续的第一绝缘凸起,形成在第一半导体层上;第一金属电极层,形成在多个不连续的第一绝缘凸起上。通过若干不连续的第一绝缘凸起,使得第一金属电极层相对于衬底为凹凸结构,当垂直压接力施加在第一金属电极层表面时,由于凸起的存在使得第一金属电极层产生横向形变,进而通过第一金属电极层的横向形变分散部分压接力,以减少作用在第一半导体层以及衬底上的压接力,缓解垂直压力对器件造成的应力损伤。

    一种功率半导体芯片集成元胞栅电阻版图设计

    公开(公告)号:CN108550567A

    公开(公告)日:2018-09-18

    申请号:CN201810339861.0

    申请日:2018-04-16

    摘要: 本发明提供一种功率半导体器件,包括功率半导体芯片,所述功率半导体芯片包括栅极区和元胞区,其特征在于:所述元胞区内并联设置多个元胞,所述元胞包括元胞栅焊盘、元胞栅以及设置在元胞栅焊盘和元胞栅之间的第一电阻单元,所述栅极区内设置有栅电极和栅汇流条,每个元胞的所述元胞栅焊盘依次连接所述栅汇流条。本发明的功率半导体器件在每个元胞的元胞栅与该元胞的元胞栅焊盘之间引入元胞栅电阻,提高芯片内元胞之间的动态一致性,改善芯片内的均流特性。选择所述元胞栅电阻阻值大于所述汇流条寄生电阻阻值,能够进一步降低汇流条寄生电阻的影响,较好地提高芯片元胞之间动态一致性。