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公开(公告)号：CN105633279A
公开(公告)日：2016-06-01
申请号：CN201610066316.X
申请日：2016-01-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
CPC classification number: H01L45/1683 , H01L45/06 , H01L45/1233 , H01L45/1286
Abstract: 本发明提供一种包含部分限定型相变材料结构的相变存储单元及制作方法，包括：1）提供衬底，在衬底内形成至少一个下电极；2）在下电极的上表面形成加热电极，在加热电极之间的衬底表面形成第一绝缘材料层；3）采用回刻工艺刻蚀去除部分加热电极及第一绝缘材料层，在加热电极上方的第一绝缘材料层内形成限定型孔结构；4）在限定型孔结构内形成部分限定型相变材料结构，并在部分限定型相变材料结构表面形成上电极；5）在上电极表面形成引出电极。本发明与传统蘑菇型器件结构相比，相变体积减小，可以大大降低器件功耗并提高相变速度，与完全限定型相变材料器件结构相比，不需要引入相变材料的化学机械抛光工艺，避免了对相变材料上表面的损伤。
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公开(公告)号：CN105280815A
公开(公告)日：2016-01-27
申请号：CN201510626675.1
申请日：2015-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
Abstract: 本发明提供一种相变存储器检测结构及其制备方法，包括：半导体衬底，所述半导体衬底内形成有有源区；相变存储器单元，位于所述半导体衬底上，且与所述有源区相连接；相变电阻伪单元，位于所述相变存储器单元的一侧，且与所述有源区相隔离。本发明利用该相变存储器检测结构，在正常的相变存储单元旁边设置相变电阻伪单元，使得相变电阻材料处于浮空状态以免受电场的影响，以此对比来检测相变电阻材料是否受到工艺中电场条件的影响，能够检测相变电阻材料在不同连接情况下受到工艺中偏压条件影响的差异，进而优化工艺参数，提高相变单元的可靠性。
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公开(公告)号：CN102347446B
公开(公告)日：2015-04-15
申请号：CN201110331342.8
申请日：2011-10-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
Abstract: 本发明涉及一种用于相变存储器的Ge-Sb-Te富Ge掺N相变材料。本发明的用于相变存储器的Ge-Sb-Te富Ge掺N相变材料，其化学成分符合化学通式 Nx[(Ge1+yTe)a(Sb2Te3)b]100-x，0＜y≤3，0＜x≤35，a=1或2，b=1或2。该相变材料为在外部能量作用下具有可逆相变的存储材料。采用磁控溅射时，通过控制各靶材靶位的电源功率和N2/Ar2流量比来调节各组分的原子百分含量，可得到不同结晶温度、熔点和结晶激活能的相变存储材料。本发明Ge-Sb-Te富Ge掺N的相变材料，相比于传统的 薄膜材料来说，具有较高的结晶温度，较好的数据保持力，较好的热稳定性，较低的功耗等优点。
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公开(公告)号：CN104201282A
公开(公告)日：2014-12-10
申请号：CN201410504612.4
申请日：2014-09-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种相变存储器及其制备方法，其中，所述相变存储器至少包括：下电极，所述下电极呈阵列式排布；位于所述下电极上的下加热电极；位于多个下加热电极上的相变材料层，所述相变材料层呈条状等间距排布；位于所述下加热电极上方位置的相变材料层上的上电极，所述上电极呈条状等间距排布，且与所述相变材料层相互垂直。本发明的相变存储器通过将整条的相变材料覆盖在多个下加热电极上，从而将各个分立的相变存储单元连接在一起，可以通过控制信号输入完成块擦除，解决了现有相变存储器不能完成块操作的缺陷；同时也可以通过控制信号端和电极进行选择性单元数据擦除，大大提高了数据擦除效率。
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公开(公告)号：CN103855302A
公开(公告)日：2014-06-11
申请号：CN201210518165.9
申请日：2012-12-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
Abstract: 本发明提供一种用于相变存储器的Al-Sb-Se材料及制备方法。其中，所述Al-Sb-Se材料是由铝、锑、硒三种元素组成的化合物，其化学式为AlxSbaSe，Sb与Se的原子比为a：1，0.67≤a≤12.35，0.01≤x≤10；采用Sb2Se3合金靶、Al单质靶、以及Sb单质靶共溅射形成。利用本发明的相Al-Sb-Se材料作为信息存储介质，可以有效地提高存储器的可靠性，降低擦写操作的功耗等。
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Patent Agency Ranking
公开(公告)号：CN103560205A
公开(公告)日：2014-02-05
申请号：CN201310539734.2
申请日：2013-11-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
Abstract: 本发明提供一种相变存储结构及制作方法，包括如下步骤：于一衬底上形成一相变合金材料层；并在其上表面形成上电极作为刻蚀阻挡层；图形化所述刻蚀阻挡层及相变材料层；在表面涂布光阻并采用回刻蚀的技术将刻蚀至与上电极表面高度平齐；在图形表面形成一层电介质并采用光刻与刻蚀技术定义出电介质图形，使电介质在上电极表面悬出；在上述结构表面包覆一层电介质，同时形成中空结构；再次沉积一层电介质封盖上述的中空结构从而形成空气间隔；本发明的空气间隔，一方面增大相变单元间的热阻，减少器件操作中的热损失从而降低操作功耗，同时也可减少存储单元间的热串扰；另一方面具有空气间隔的存储器件可以降低导线间的寄生电容，以提高操作速度。
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公开(公告)号：CN103500795A
公开(公告)日：2014-01-08
申请号：CN201310461919.6
申请日：2013-09-30
Applicant: 上海新安纳电子科技有限公司 , 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
Abstract: 本发明涉及一种相变存储器电极结构的制备方法，首先在硅衬底上依次沉积第一绝缘层和第二绝缘层，然后刻蚀形成贯通第一绝缘层和第二绝缘层的圆孔状凹槽Ⅰ；在凹槽Ⅰ内沉积钨材料；再通过干法回蚀刻蚀填充于凹槽Ⅰ内的钨材料至其上表面与第一绝缘层的上表面齐平，形成圆孔状凹槽Ⅱ，沟槽Ⅱ底部的钨材料作为下电极；然后在凹槽Ⅱ的内表面及第二绝缘层的上表面上沉积导电薄膜层，继而在沟槽Ⅱ内填充第三绝缘层材料，然后化学机械抛光去除第二绝缘层上表面上多余的第三绝缘层材料和导电薄膜层，剩余导电薄膜层作为上电极；本方法具有大大提高器件的良率，并提高硅片内环形电极高度的均匀性，使得相变过程中的电阻分布变窄，提高器件的稳定性的特点。
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公开(公告)号：CN102386067B
公开(公告)日：2013-12-18
申请号：CN201010271287.3
申请日：2010-08-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/20 , H01L21/205
CPC classification number: C30B25/186 , C30B23/025 , C30B25/02 , C30B29/06 , H01L21/02381 , H01L21/02532 , H01L21/02576 , H01L21/0262 , H01L21/02661
Abstract: 本发明涉及了一种有效抑制自掺杂效应的外延生长方法，其首先清除含有重掺杂埋层区域的半导体衬底和待使用的反应腔室内壁的杂质，然后将半导体衬底载入被清洗过的反应腔室，在真空条件下对其进行预烘烤，以去除所述半导体衬底表面的湿气及氧化物，随后抽出半导体衬底表面被解吸附的掺杂原子，接着在高温和低气体流量条件下，在已抽出掺杂原子的所述半导体衬底表面生长第一本征外延层；然后在低温和高气体流量条件下，在已生长有本征外延层的结构表面继续生长所需厚度的第二外延层，最后冷却载出硅片。该方法能够抑制半导体衬底外延生长过程中的自掺杂效应，从而确保周边电路区器件的性能，以增加器件的可靠性。
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公开(公告)号：CN103367633A
公开(公告)日：2013-10-23
申请号：CN201210085567.4
申请日：2012-03-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
Abstract: 本发明涉及一种用于相变存储器的钨掺杂改性的相变材料，该材料属于微电子技术领域。本发明的相变材料的通式为，A为、和中的任一种，x、y、z为原子百分比，且0＜x＜0.65，0.35＜y＜0.8，0.25＜z＜0.95。所述相变材料在外部电驱动脉冲作用下具有可逆相变。通过适当调节钨的掺杂含量，可使其物性发生改变，得到的材料与其未掺杂的材料A相比，具有更高的结晶温度，有助于提高相变存储器的热稳定性和数据保持力，同时保持着原有材料纳秒级的相变速度。另外该相变材料中的各元素与COMS兼容性好，且其制备工艺成熟，并可进一步获得基于所述钨掺杂改性的相变材料的相变存储器件单元。
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公开(公告)号：CN102412179B
公开(公告)日：2013-07-17
申请号：CN201010289920.1
申请日：2010-09-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L45/00
CPC classification number: H01L21/76205 , H01L21/76224 , H01L27/0814
Abstract: 本发明公开了一种双浅沟道隔离的外延二极管阵列的制备方法，该方法首先在衬底上形成重掺杂的第一导电类型区域和高掺杂的第二导电类型区域，生长外延层，然后通过深沟道刻蚀形成二极管阵列字线间的隔离和垂直于深沟道方向的浅沟道刻蚀形成位线间的隔离，最后在深沟道和浅沟道隔离围成的区域通过离子注入的方法形成独立的二极管阵列单元。本发明还提出了基于上述双浅沟道隔离的外延二极管阵列的相邻字线和位线间串扰电流的抑制方法。本发明可用于二极管驱动的高密度大容量存储器，如相变存储器、电阻存储器、磁性存储器和铁电存储器等；其方法与传统的CMOS工艺完全兼容，二极管阵列在外围电路形成之前完成，其热制程不会造成外围电路的漂移，解决了实现高密度、大容量、嵌入式相变存储器的技术难题。
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