-
公开(公告)号：CN113257987B
公开(公告)日：2022-12-23
申请号：CN202110525255.X
申请日：2021-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种集成超导器件及其制备方法，该集成超导器件包括衬底及位于衬底上的超导纳米线单光子探测器与超导单磁通量子电路，其中，超导纳米线单光子探测器包括超导曲折纳米线；超导单磁通量子电路包括电感层、约瑟夫森结及电阻层，电感层及电阻层均与约瑟夫森结电连接，且电感层与超导曲折纳米线在水平面上的投影部分重叠以形成互感，用于传递光子产生的脉冲信号。本发明将两种超导器件集成到同一个芯片上，无需进行跨芯片的信号传输，从而消减了噪声和系统复杂性，同时也为使用两种器件的片上系统(SOC)的构建提供了方便。
-
公开(公告)号：CN112670401B
公开(公告)日：2022-10-14
申请号：CN202011518329.9
申请日：2020-12-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森结、超导器件及制备方法，约瑟夫森结制备包括：在衬底上形成第一超导材料层、势垒材料层、第二超导材料层；刻蚀第二超导材料层形成上电极；在势垒材料层上沉积绝缘材料，然后刻蚀掉，紧接着刻蚀势垒层；最后刻蚀第一超导材料层，得到下电极。本发明在刻蚀势垒层之前，先沉积一层绝缘材料，基于同一掩膜层先刻蚀绝缘材料，不去除光刻胶，接着进行势垒层的刻蚀，很好的保护了势垒层，避免了势垒层与显影液反应生成黑色反应物。先沉积的绝缘层还可以提升后沉积的绝缘层的绝缘效果，减小漏电流，并且可以实现同质生长，两者不存在明显界面，对后续工艺无影响，可以提升超导电路的性能和稳定性，以及整体超导电路的工作范围。
-
公开(公告)号：CN113295987B
公开(公告)日：2022-07-08
申请号：CN202110758244.6
申请日：2021-07-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导单磁通量子电路的测试系统，在设计好的电路进行制版流片时，将该选片电路与待测电路放置在同一个芯片上，在测试时，就可以先对选片电路进行一个快速的测试，得到选片电路的测试结果，这样就可以反映出这一个芯片的质量，从而测试人员可以根据选片电路的测试结果来选择芯片质量较好的电路进行待测电路的测试，来节约测试电路所用的时间。本发明设计了三种不同的选片电路，分别对应了不同的电路测试难度，来应对不同的工艺或待测电路的需要。本发明的电路仅需要三个端口连接；电路测试简单快捷；电路规模较小；电路复杂度可调。
-
公开(公告)号：CN113030709B
公开(公告)日：2022-06-24
申请号：CN202110367795.X
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导高频测试系统和方法，先接收触发脉冲信号，输出周期性的高频时钟信号；对高频时钟信号的连断性进行控制，输出高频控制时钟信号；接收初始信号为线性反馈移位寄存器设置非零初始状态，基于高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；待测电路接收多路伪随机序列，输出多路测试信号；接收所述多路测试信号，基于低频时钟信号输出多路转换信号；将多路转换信号与预期的输出结果进行对比，确定待测电路是否正常工作。本发明电路结构相对比较简单；输入信号是基于线性反馈移位寄存器生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。
-
公开(公告)号：CN111682096B
公开(公告)日：2022-06-21
申请号：CN202010397024.0
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种平面超导纳米桥结的制备方法，在衬底表面进行光刻形成图案，然后沉积金属薄膜；利用离子束刻蚀金属，金属因反溅射现象沿着光刻胶形成侧壁，去胶，即得纳米桥，桥的宽度即为反溅射的金属薄膜厚度，因此可以超越光刻极限；沉积超导薄膜、光刻，刻蚀形成桥两端的电极，即得。本发明具有低成本，易集成，高精度等优势。
-
Patent Agency Ranking
公开(公告)号：CN114497113A
公开(公告)日：2022-05-13
申请号：CN202210079909.5
申请日：2022-01-24
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种双层约瑟夫森结的超导集成电路及其制备方法，该超导集成电路包括衬底、逻辑层及信号传输层，其中，逻辑层位于衬底上方，逻辑层包括至少一用于存储和/或运算的下层约瑟夫森结；信号传输层位于逻辑层上方并与逻辑层电连接以对逻辑层的输入输出信号进行传输，信号传输层包括至少一用于约瑟夫森传输线的上层约瑟夫森结。本发明采用双层约瑟夫森结设置，上层约瑟夫森结可无需配置偏置电阻与并联电阻，不仅有利于提高超导集成电路的集成度，还有利于提高超导集成电路的频率，且更小的约瑟夫森传输线集成面积使得上层信号传输层对下层逻辑的布线更加灵活自由。此外，信号传输层还可用于制作无源传输线，进一步提升超导集成电路的集成度。
-
公开(公告)号：CN114188472A
公开(公告)日：2022-03-15
申请号：CN202111492420.2
申请日：2021-12-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种具有大电感层的超导电路及其制备方法，该超导电路包括：衬底；形成于衬底上的旁路电阻；形成于旁路电阻上的约瑟夫森结；形成于约瑟夫森结上的大电感层；形成于大电感层上的配线层；绝缘材料层，分别将旁路电阻、约瑟夫森结、大电感层及配线层电学隔离。该超导电路利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。
-
公开(公告)号：CN113807043A
公开(公告)日：2021-12-17
申请号：CN202111094822.7
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
Abstract: 本发明公开了时钟树综合和布局混合优化方法和装置、存储介质和终端，其中方法包括获取所有时钟端口的坐标位置，并获取所有时钟端口的逻辑深度；基于所有时钟端口的逻辑深度对所有时钟端口分组得到多个逻辑深度组，并获取每个逻辑深度组的分割点；基于逻辑深度组的分割点计算主干节点，并连接形成时钟树主轨道；计算逻辑深度组中所有叶节点，并将其连接到时钟树主轨道上；将所有主干节点和所有叶节点转化为虚拟单元，并将所有虚拟单元和待优化电路版图内的所有逻辑门均作为可移动单元得到优化后的电路板图。本发明进一步提升了超导集成电路，尤其是SFQ逻辑中的Bit‑Slice电路结构的时钟树性能和布局效果，为后续电路的布线优化提供了更优化的版图布局。
-
公开(公告)号：CN113406397A
公开(公告)日：2021-09-17
申请号：CN202110802223.X
申请日：2021-07-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R27/26
Abstract: 本发明提供一种低温固体介电常数测量方法，通过测试装置对具有待测固体介质的平板电容器进行降温，通过电容测量仪测量电容值，以及通过热应力仿真获得形变量，从而结合电容值及形变量，进行数据处理，可获得固体介质层在测试温度下的介电常数。本发明通过原位电容测量与低温形变仿真相结合的方式，可精确测试固体介质层在低温环境下的介电常数，测试方法简便，在低温环境下可行；采用开尔文四探针法测量电容值减小测试误差；通过热应力分析软件进行实体建模仿真分析，可使低温固体介电常数的计算更加准确；通过设计多组不同尺寸规格的平板电容器可得到多组电容值，经过数据处理，可进一步的减小测量误差。
-
公开(公告)号：CN113295987A
公开(公告)日：2021-08-24
申请号：CN202110758244.6
申请日：2021-07-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导单磁通量子电路的测试系统，在设计好的电路进行制版流片时，将该选片电路与待测电路放置在同一个芯片上，在测试时，就可以先对选片电路进行一个快速的测试，得到选片电路的测试结果，这样就可以反映出这一个芯片的质量，从而测试人员可以根据选片电路的测试结果来选择芯片质量较好的电路进行待测电路的测试，来节约测试电路所用的时间。本发明设计了三种不同的选片电路，分别对应了不同的电路测试难度，来应对不同的工艺或待测电路的需要。本发明的电路仅需要三个端口连接；电路测试简单快捷；电路规模较小；电路复杂度可调。
-
-
-
-
-
-
-
-
-
Search Results
89
records
(took 0.062 seconds)
