开关元件
    52.
    发明公开
    开关元件 审中-实审

    公开(公告)号:CN114762128A

    公开(公告)日:2022-07-15

    申请号:CN201980102398.0

    申请日:2019-11-22

    Abstract: 开关元件具备设置有沟槽的半导体基板、栅极绝缘膜以及栅极电极。半导体基板具有源极区、体区、漂移区、第一电场缓和区以及连接区。漂移区在体区的下侧的沟槽的侧面及沟槽的底面与栅极绝缘膜相接。第一电场缓和区被配置于漂移区的内部,与沟槽的底面隔开间隔地被配置于沟槽的下部,沿着沟槽的底面延伸。连接区以到达第一电场缓和区的方式从体区向下侧突出,在从上方俯视时,在与沟槽交叉的方向上较长地延伸。在将连接区的介电常数设为ε(F/cm)、将连接区的临界电场强度设为Ec(V/cm)、将元电荷设为e(C)、将从上方俯视位于沟槽的下部的连接区时的p型杂质的面密度设为Q(cm‑2)时,满足Q>ε·Ec/e。

    半导体器件
    55.
    发明授权

    公开(公告)号:CN112242451B

    公开(公告)日:2023-10-20

    申请号:CN202010678491.0

    申请日:2020-07-15

    Abstract: 一种半导体器件,包括:肖特基二极管;半导体基板(10),其包括第一表面(10a)和与第一表面相反的第二表面(10b);肖特基电极(30),其放置在第一表面上并且与半导体基板肖特基接触;放置在肖特基电极上的第一电极(50);和第二电极(70),其被放置在第二表面上并连接到半导体基板。肖特基电极由柱状晶体的金属材料制成。在所述肖特基电极的至少一部分区域中,所述肖特基电极上的碳含量小于6×1019cm‑3。

    半导体装置
    56.
    发明授权

    公开(公告)号:CN111180516B

    公开(公告)日:2023-10-20

    申请号:CN201911081130.1

    申请日:2019-11-07

    Abstract: 半导体装置具备:半导体基板;覆盖半导体基板的上表面的一部分的绝缘膜;隔着绝缘膜而与半导体基板的上表面对向的栅电极。在半导体基板,通过体层而向上表面延伸的漂移层隔着绝缘膜而与栅电极对向。绝缘膜从半导体基板的上表面通过栅电极与上表面电极之间延伸至栅电极的上表面,在栅电极的上表面划定开口。在通过与栅电极对向的漂移层的对向面并与该对向面垂直的直线的集合即第一区域内,在栅电极的上表面不存在绝缘膜。

    开关元件
    57.
    发明公开
    开关元件 审中-实审

    公开(公告)号:CN114556588A

    公开(公告)日:2022-05-27

    申请号:CN201980101194.5

    申请日:2019-10-11

    Abstract: 一种开关元件,具有沟槽型的多个栅极电极。半导体基板具有:n型的漂移区域,在各所述沟槽的底面以及侧面与栅极绝缘膜相接;p型的体区域,在所述漂移区域的上侧与所述栅极绝缘膜相接;p型的多个底部区域,配置于所述沟槽的正下方并且是从所述栅极绝缘膜离开的位置;以及p型的连接区域,将各所述底部区域与所述体区域连接。使相邻的所述底部区域之间的间隔耗尽化所需的耗尽层伸展距离的一半比使体区域与沟槽的下端之间的间隔耗尽化所需的耗尽层伸展距离以及使底部区域与沟槽的下端之间的间隔耗尽化所需的耗尽层伸展距离长。

    半导体装置及其制造方法
    59.
    发明公开

    公开(公告)号:CN111133588A

    公开(公告)日:2020-05-08

    申请号:CN201880059522.5

    申请日:2018-09-17

    Abstract: 在以一个方向为长度方向的沟槽栅构造的下方,配置具有以与沟槽栅构造交叉的方向为长度方向的JFET部(3)及电场阻挡层(4)的饱和电流抑制层(3、4)。此外,JFET部(3)和电场阻挡层(4)为交替地反复形成的条形状,将JFET部(3)做成具有第1导电型杂质浓度比较高的第1层(3b)和第1导电型杂质浓度比其低的第2层(3c)的结构。

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