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公开(公告)号：CN105811935B
公开(公告)日：2018-01-12
申请号：CN201610124947.2
申请日：2016-03-06
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H03K5/19 , G01R29/02 , G01R29/027
摘要： 本发明公开了基于动态输入向量的片上SET脉冲测试方法，目的是提供一种与电路实际工作环境更为接近的片上SET脉冲测试方法。技术方案是：1.设计基于动态输入向量的片上SET脉冲测试电路；2.对基于动态输入向量的片上SET脉冲测试电路上电，在反相器链的输入端加载一个动态输入向量；3.将基于动态输入向量的片上SET脉冲测试电路置于粒子辐射环境中，测试SET脉冲，最终在外部主机端口得到动态输入向量下电路产生的SET脉冲。本发明相比于现有片上SET脉冲测试方法，测得的SET脉冲个数、每个SET脉冲的宽度以及SET脉冲的平均宽度等与电路在实际工作过程中受到单粒子轰击时所产生的SET脉冲更为接近，从而使得测试结果更具指导意义，降低集成电路软错误率分析的难度。
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公开(公告)号：CN105095604B
公开(公告)日：2017-12-15
申请号：CN201510574017.2
申请日：2015-09-10
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F17/50
摘要： 针对层次化物理设计中边界最短的时序预算方法和依据逻辑深度的时序预算方法的粗略性以及局限性，本发明提供了一种考虑距离和时钟的时序预算方法。该方法充分考虑了两个模块之间的物理距离以及时钟偏差对跨模块路径时序所造成的影响，通过细致分析模块端口与相关边界寄存器的物理位置以及跨模块路径的逻辑深度，并根据互连线的延时计算、逻辑深度的比例计算以及时钟偏差的估算等步骤，得出各模块端口更为准确、更为合理的时序预算数值，从而减少跨模块路径时序优化的迭代次数，加速芯片设计中的时序收敛。
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公开(公告)号：CN103825580B
公开(公告)日：2016-10-05
申请号：CN201310671682.4
申请日：2013-12-11
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H03K3/3562
摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可置位的扫描结构D触发器，目的是解决可置位的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态能力不高的问题。本发明由缓冲电路、扫描控制缓冲电路、置位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、置位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
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公开(公告)号：CN105897243A
公开(公告)日：2016-08-24
申请号：CN201610196746.3
申请日：2016-03-31
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H03K19/003
CPC分类号： H03K19/003 , H03K19/00338
摘要： 本发明公开了一种抗单粒子瞬态的时钟驱动电路，由两类反相器构成：双输入、双输出反相器DIDO和双输入、单输出反相器DISO，所采用的两类反相器的具体数目及其连接方式依据设计电路的复杂程度及其所采用的时钟设计方案而定。DIDO和DISO均包含两个PMOS晶体管和两个NMOS晶体管。在基于双输入、双输出以及双输入、单输出时钟反相器的时钟分布网络中，双输入、双输出反相器上产生的单粒子瞬态脉冲传播到时钟叶节点的概率为零。因此，本发明显著地提高时钟分布网络抗单粒子瞬态的能力，有效地降低时钟分布网络受到辐射粒子轰击后各个时钟叶节点上产生单粒子瞬态脉冲的概率。因此，本发明的抗单粒子瞬态的时钟加固电路的抗单粒子瞬态能力要显著优于传统未加固的时钟电路。
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公开(公告)号：CN103825577B
公开(公告)日：2016-08-24
申请号：CN201310674896.7
申请日：2013-12-11
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H03K3/012
摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可复位的扫描结构D触发器，目的是解决可复位的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态不高的问题。本发明由缓冲电路、扫描控制缓冲电路、复位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、复位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
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公开(公告)号：CN105811929A
公开(公告)日：2016-07-27
申请号：CN201610133312.9
申请日：2016-03-09
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H03K5/00
CPC分类号： H03K5/00 , H03K2005/00215
摘要： 本发明公开了一种低面积开销的抗单粒子瞬态延迟单元，目的是不增加晶体管数目、不增加晶体管沟道长度的情况下，实现原延迟单元大延时要求的目标。技术方案是在构建延迟单元的反相器链每一级反相器的输入端，分别加上一个环漏栅结构的负载电容，以增加延迟单元的延迟。本发明一种低面积开销的抗单粒子瞬态的延迟单元，包含输入端口A，输出端口Y，N级反相器组成的反相器链和N个环漏栅的负载电容。从输入端口到输出端口的延迟由N级结构完全相同的反相器组成的反相器链和N个结构完全相同的环漏栅负载电容决定。本发明本发明相比于现有延迟单元，可以在实现大的单元延时的前提下，增强延迟单元的抗SET能力，同时有效控制单元的面积开销。
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公开(公告)号：CN105787213A
公开(公告)日：2016-07-20
申请号：CN201610200745.1
申请日：2016-04-01
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F17/50
CPC分类号： G06F17/5072
摘要： 一种保持时间违反的修复方法，首先从静态时序分析的结果中获取存在保持时间违反的路径起点、终点和违反值；然后选择保持时间违反路径的终点作为修复单元的待插入节点，每次修复在待插入节点插入一个缓冲单元或延时单元，以减少插入修复单元对其他路径时序的影响；其三，在插入修复单元的节点附近查找单元摆放的物理位置，通过移动设计中原有单元的位置以释放出修复单元所需的空间，并设定目标函数使得移动单元的总代价最小，对原设计的扰动较小；其四，生成相应的修复逻辑、摆放单元、移动单元位置的工程变更命令；最后，对修改过逻辑的连接关系进行重新布线，然后抽取寄生参数，进行静态时序分析确认保持时间修复完全。
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公开(公告)号：CN105652174A
公开(公告)日：2016-06-08
申请号：CN201511018687.2
申请日：2015-12-30
申请人： 中国人民解放军国防科学技术大学
CPC分类号： G01R31/2601 , G01R31/2849
摘要： 一种用于射线辐照实验的探针台系统及实验方法，该系统包括：探针，固定在探针座上；探针台，包括探针台架和样品托板，所述样品托板上安装有用来放置待测芯片的射线辐射屏蔽盒；在所述射线辐射屏蔽盒上与探针对着的侧面壁上设有狭缝，所述探针的尖端通过狭缝进入射线辐射屏蔽盒接触待测芯片的输入输出接口；所述显微镜和射线发生装置，安装在探针台的探针台架上，且所述显微镜和射线发生装置在探针台架上可移动。该方法是基于上述系统来实现的。本发明能够减小辐射源发射的射线对除待测芯片之外其它含有集成电路部件的影响、从而延长整体的使用寿命。
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公开(公告)号：CN103280242B
公开(公告)日：2016-02-17
申请号：CN201310166940.3
申请日：2013-05-08
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G11C29/56
摘要： 一种适用于片上存储EDAC的可配置后台刷新方法，步骤为：将系统时钟通过近秒时钟产生电路和刷新定时器的两次分频之后产生刷新时钟，刷新时钟的上升沿触发一次片上存储器的刷新操作，一次刷新操作包含多个刷新请求；刷新操作根据刷新地址寄存器的内容产生刷新请求和刷新地址、发向仲裁逻辑，刷新请求对从存储体读出的数据进行纠错后写回存储器，如出现1位错误或1位以上错误，则将该信息写入刷新控制寄存器；刷新操作再根据刷新地址寄存器的内容产生新的刷新请求和刷新地址并进行处理，直到刷新地址寄存器中的起始地址域内容大于终止地址域内容，则本次刷新操作完毕。本发明具有对正常数据访问通路影响小、硬件复杂度低、配置能力强等优点。
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