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公开(公告)号：CN103294445A
公开(公告)日：2013-09-11
申请号：CN201310063219.1
申请日：2013-02-28
申请人： 三星电子株式会社
发明人： 俞炯硕
IPC分类号： G06F7/53
CPC分类号： G06F7/5338
摘要： 本发明提供一种产生用于多项式运算的部分乘积的设备和方法，所述设备包括：多个第一编码器，每个第一编码器被构造为根据两个与乘数相关的输入来选择性地输出三个互斥值中的一个值；多个第二编码器，每个第二编码器被构造为根据来自设置在与参考比特位置对应的位置处的第一编码器的输出、来自设置在与较高的比特位置对应的位置处的第一编码器的输出、来自设置在与较低的比特位置对应的位置处的第一编码器的输出、以及被乘数，来产生两个候选的部分乘积和进位估计值；多个复用器，每个复用器被构造为根据来自设置在与较低的比特位置对应的位置处的第二编码器的进位估计值来选择所述两个候选的部分乘积中的一个候选的部分乘积。
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公开(公告)号：CN102804128A
公开(公告)日：2012-11-28
申请号：CN201080026278.6
申请日：2010-05-24
申请人： 超威半导体公司
CPC分类号： G06F7/4991 , G06F7/49921 , G06F7/53 , G06F7/5443
摘要： 形成表示第一操作数(212)和第二操作数(214)的乘积的总和信号和进位信号。形成(240)具有由所述第一操作数和所述第二操作数的乘积符号确定的值的偏差信号。根据所述总和信号、所述进位信号、经符号扩展的加数和所述偏差信号的相加(230)，提供输出信号。根据所述乘积的所述符号和所述输出信号的符号，在所述输出信号的一部分、最小饱和值(462)或最大饱和值(464)中选择一个作为最终结果。
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公开(公告)号：CN101196806B
公开(公告)日：2012-07-04
申请号：CN200710194151.5
申请日：2007-12-05
申请人： 阿尔特拉公司
CPC分类号： G06F7/52 , G06F7/5324
摘要： 可编程逻辑器件中的多个专用处理模块，其包括乘法器和用于对这些乘法器的结果求和的电路，通过添加用于在求和前对乘法器结果进行移位的专用处理模块可选择电路，所述专用处理模块可被配置为较大的乘法器。在一个实施例中，这允许除最终求和之外的所有运算发生于专用处理模块中，而最终求和在可编程逻辑电路中进行。在另一个实施例中，额外的压缩和加法电路使得甚至最终求和也可在专用处理模块中进行。
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公开(公告)号：CN101923457A
公开(公告)日：2010-12-22
申请号：CN201010257572.X
申请日：2010-08-19
申请人： 华东交通大学
IPC分类号： G06F7/53
摘要： 一种基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，该方法将量子计算机中可逆的含义与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一一对应的系列可逆逻辑门-“ZS1”、“ZS2”和“ZS3”门以及只含有双量子比特受控门和单量子比特门的该系列门的量子线路图；所述方法以Toffoli门为基础，设计了三种接受不同符号输入并得到相应符号输出的加法电路；所述方法以“ZS”系列门为基础，设计了可逆最优化的乘法线路结构，即量子阵列乘法器。该可逆阵列乘法器能够采用类似人工计算的方法以较高的运算速度完成有符号数的乘法运算，同时内部结构规则性强，并易于扩展。本发明适用于量子系统线路设计和应用，对于量子超大规模集成电路的设计实现将会有一定的促进作用。
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公开(公告)号：CN101120309B
公开(公告)日：2010-06-09
申请号：CN200680005225.X
申请日：2006-02-16
申请人： 松下电器产业株式会社
发明人： 永野孝一
CPC分类号： G06F7/509 , G06F7/5318
摘要： 现有的多输入加法器存在只能减少运算块的级数和半加法器及全加法器的个数中的某一方的问题。为了解决现有技术中的问题，形成仅在运算块(2a)的低位的2个输入的数位的位置、在运算块最终级(2d)的前面第3级的有5个输入且从低位有2个进位的位置、在运算块最终级(2d)的前面第1级的位置使用半加法器(HA201、HA203、HA204、HA202、HA205)的结构。
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公开(公告)号：CN101196806A
公开(公告)日：2008-06-11
申请号：CN200710194151.5
申请日：2007-12-05
申请人： 阿尔特拉公司
CPC分类号： G06F7/52 , G06F7/5324
摘要： 可编程逻辑器件中的多个专用处理模块，其包括乘法器和用于对这些乘法器的结果求和的电路，通过添加用于在求和前对乘法器结果进行移位的专用处理模块可选择电路，所述专用处理模块可被配置为较大的乘法器。在一个实施例中，这允许除最终求和之外的所有运算发生于专用处理模块中，而最终求和在可编程逻辑电路中进行。在另一个实施例中，额外的压缩和加法电路使得甚至最终求和也可在专用处理模块中进行。
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公开(公告)号：CN118503203B
公开(公告)日：2024-09-24
申请号：CN202410923731.7
申请日：2024-07-10
申请人： 中国人民解放军国防科技大学
摘要： 本申请涉及一种基于标准单元的可配置存内计算架构及其编译器。所述存内计算架构基于标准单元进行设计，包括m行n列个串行移位乘法器存储子阵列、全局字线及控制模块、局部字线、子阵列选择信号模块以及输出多选模块。在存内计算架构内的串行移位乘法器存储子阵列中能够高效完成乘法计算和结果存储，避免了数据传输带来的延迟和功耗，同时，存内计算架构的全套视图文件基于标准单元的设计方法自动编译生成，大大简化了存内计算架构设计流程，减少了时间和人力成本，在该存内计算架构下特定电路的生成具备全自动、可配置和工艺迁移性强的特点。
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公开(公告)号：CN114816329B
公开(公告)日：2024-04-30
申请号：CN202210402303.0
申请日：2022-04-18
申请人： 杭州缘及科技有限公司
摘要： 本申请实施例提供了一种用于实现基4Booth乘法器的32位加法器及其实现方法、运算电路和芯片，该加法器包括：用于确定8组带有基4Booth乘法进位权重的16比特的部分积在第0‑31个比特位上对应的比特位，并对第0‑31个比特位上的部分积分别进行压缩，输出32比特的2组数据；带进位链的进位加法器，包括：N个进位模块，每个进位模块对应32比特的2组数据的多个比特位，每个进位模块的预处理单元，用于对对应的32比特的2组数据中的多个比特位进行预处理；进位计算单元，用于生成第n个进位模块对应的每个比特位的进位输出和第n个进位模块的级间进位参数；求和模块与N个进位模块电连接，以用于将32比特的2组数据进行处理以及得到对应的求和结果。
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