公开(公告)号：CN104299966A

公开(公告)日：2015-01-21

申请号：CN201310295934.8

申请日：2013-07-15

Applicant: 联华电子股份有限公司

Inventor： 温詠儒 ,  王畅资 ,  唐天浩

IPC: H01L27/02 ,  H01L29/78

Abstract: 静电放电保护结构，包括基底、接点区、第一金属氧化物半导体元件、第二金属氧化物半导体元件、第一掺杂区以及第二掺杂区。接点区位于基底中。第一金属氧化物半导体元件包括具有第一导电型的第一漏极区，位于基底中。第二金属氧化物半导体元件包括具有第一导电型的第二漏极区，位于基底中。第一漏极区较第二漏极区接近接点区。第一和第二掺杂区均具有第二导电型，分别位于对应的第一和第二漏极区下方。第一掺杂区的面积和/或掺杂浓度大于第二掺杂区的面积和/或掺杂浓度。通过改变掺杂区的面积/掺杂浓度，可修正掺杂区与接点区距离不同造成的差异，使不同区域各寄生双极性晶体管（BJT）的崩溃电压大致相同，便可使各BJT导通时间几乎一致。

公开(公告)号：CN103972225A

公开(公告)日：2014-08-06

申请号：CN201310043563.4

申请日：2013-02-04

Applicant: 联华电子股份有限公司

Inventor： 陈履安 ,  唐天浩

IPC: H01L27/02 ,  H01L29/73 ,  H01L29/78

Abstract: 本发明公开了一种具有静电放电防护功效的晶体管结构，包含有一基底、一掺杂井、一第一掺杂区、一第二掺杂区以及一第三掺杂区。掺杂井设置于基底中，且具有一第一导电型。第一掺杂区设置在基底中且被掺杂井包围，并具有第一导电型。第二掺杂区设置于基底中且被掺杂井包围，并具有一第二导电型。第三掺杂区设置于基底中且被掺杂井包围，并具有该第二导电型。第一掺杂区与第二掺杂区之间具有一间距。

公开(公告)号：CN103247616A

公开(公告)日：2013-08-14

申请号：CN201210032730.0

申请日：2012-02-14

Applicant: 联华电子股份有限公司

Inventor： 王畅资 ,  唐天浩 ,  苏冠丞

IPC: H01L27/02

CPC classification number: H01L29/87 ,  H01L29/0649 ,  H01L29/7436

Abstract: 本发明公开一种静电放电保护装置，其包括：基材；第一阱区，位于基材中，具有第一电性。第一掺杂区具有第一电性，位于第一阱区之中；第二掺杂区具有第二电性，位于第一阱区之中；以及外延层，位于基材中，具有彼此分隔的第三掺杂区和第四掺杂区。第三掺杂区具有第一电性，第四掺杂区具有第二电性。第一掺杂区、第一阱区和第三掺杂区之间，具有第一双极晶体管等效电路；第二掺杂区、第一阱区和第四掺杂区之间，具有第二双极晶体管等效电路，且第一双极晶体管等效电路和第二双极晶体管等效电路，具有相异的多数载流子。

公开(公告)号：CN100490143C

公开(公告)日：2009-05-20

申请号：CN02141287.1

申请日：2002-07-05

Applicant: 联华电子股份有限公司

Inventor： 柯明道 ,  洪根刚 ,  唐天浩

IPC: H01L23/60 ,  H01L27/12 ,  H01L29/861 ,  H01L21/84

Abstract: 一种绝缘体基外延硅的非门控二极管结构，包括：一绝缘体基外延硅衬底，其具有衬底、绝缘层与硅层依序堆叠；对隔离结构，位于硅层中，使在对隔离结构之间与硅层中具有一阱区；第一型离子注入区与一第二型离子注入区，位于阱区中并且分别紧邻各隔离结构。此种非门控二极管结构可以应用于静电防护电路之中，用以提高集成电路产品对静电放电防护能力。此外，本发明提出一种非门控二极管结构的制作方法。

公开(公告)号：CN101271891A

公开(公告)日：2008-09-24

申请号：CN200710091831.4

申请日：2007-03-23

Applicant: 联华电子股份有限公司

Inventor： 赖泰翔 ,  张玮仁 ,  柯明道 ,  唐天浩

IPC: H01L27/02 ,  H01L27/04 ,  H01L23/60 ,  H01L21/82 ,  H01L21/822

Abstract: 一种静电放电保护装置及其制造方法。此静电放电保护装置包括衬底、N型阱、P型掺杂区、第一与第二N+型掺杂区、第一与第二P+型掺杂区、栅极、第一与第二电极。N型阱配置于衬底中。P型掺杂区配置于N型阱中。第一N+型掺杂区与第一P+型掺杂区均配置于P型掺杂区中。第二N+型掺杂区与第二P+型掺杂区均配置于N型阱中以及P型掺杂区外，且与P型掺杂区不相接触。栅极配置于N型阱上以及于第二P+型掺杂区与P型掺杂区之间。第一电极电连接第一N+型掺杂区与第一P+型掺杂区。第二电极电连接第二N+型掺杂区、第二P+型掺杂区与栅极。

公开(公告)号：CN100416839C

公开(公告)日：2008-09-03

申请号：CN200310100244.9

申请日：2003-10-13

Applicant: 联华电子股份有限公司

Inventor： 陈孝贤 ,  黄吕祥 ,  唐天浩

IPC: H01L27/12 ,  H01L29/78

Abstract: 一种局部耗尽SOI金属氧化物半导体元件，包含有一隔离绝缘于一SOI基板的薄膜主体层中的第一导电型阱，该SOI基板包含有该薄膜主体层、一支撑基板以及一介于该薄膜主体层与该支撑基板之间的深埋氧化层；一栅极介电层，设于该第一导电型阱的表面上；一多晶硅栅极，设于该栅极介电层上，该多晶硅栅极具有一第一导电型第一栅极区块，其与一延伸自该第一导电型阱的延伸阱区域重叠，以及一第二导电型第二栅极区块，其穿越过该第一导电型阱上方，借此形成介于该第一导电型第一栅极区块与该延伸阱区域之间的一穿隧连结组态；及第二导电型漏极与源极区域，分别设于该第二栅极区块的相对两侧的该第一导电型阱中。

公开(公告)号：CN1233040C

公开(公告)日：2005-12-21

申请号：CN200310112921.9

申请日：2003-12-25

Applicant: 联华电子股份有限公司

Inventor： 唐天浩 ,  陈孝贤

IPC: H01L23/60 ,  H01L29/866

CPC classification number: H01L29/866 ,  H01L27/0255 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种由基纳二极管所构成的ESD保护电路元件，包含有：一基纳二极管，设于一半导体晶片的基底中；一介电层，设于该基底上；一护垫金属，设于该基纳二极管上方的该介电层表面；至少一第一接触插塞，设于该介电层之中，并电连接该护垫金属与该基纳二极管；一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面；至少一掺杂区域，设于该基纳二极管的外的基底中；至少一电力线，设于该半导体晶片的该保护层上；以及至少一第二接触插塞，用来电连接该掺杂区域以及该电力线；因本发明将一基纳二极管形成于一护垫之下，可节省习知技术中MOS二极管在晶片上所占的元件空间，同时该基纳二极管可通过该护垫的光罩当作反光罩而形成，能节省习知技术的繁复制程。

公开(公告)号：CN1217412C

公开(公告)日：2005-08-31

申请号：CN02155287.8

申请日：2002-12-12

Applicant: 联华电子股份有限公司

Inventor： 陈孝贤 ,  唐天浩

IPC: H01L23/60

CPC classification number: H01L27/0255 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种静电放电防护电路，该静电放电防护电路形成于一P型衬底上，并电连接于一形成于该P型衬底上的内部电路以防护该内部电路，该静电放电防护电路包含有多个N阱以及一电连接于一电源供应端的共同放电带，每一N阱设于该P型衬底中，且其内设有一P+扩散区域以及一N+扩散区域，该共同放电带则电连接于该多个N阱内的N+扩散区域，其中每一N阱内的P+扩散区域电连接于一对应的接合垫，该静电放电防护电路亦可形成于一N型衬底上，只需将其他相关元件的P/N型属性加以对调即可；相较于熟知的静电放电防护电路会因元件尺寸的缩小而使得其骤回击穿现象愈难加以控制，本发明的静电放电防护电路单纯地利用二极管的操作原理，故在设计及制造时其所需考虑的因素会较少。

公开(公告)号：CN1212672C

公开(公告)日：2005-07-27

申请号：CN02127455.X

申请日：2002-08-02

Applicant: 联华电子股份有限公司

Inventor： 柯明道 ,  陈东旸 ,  唐天浩

IPC: H01L29/78 ,  H01L23/60

CPC classification number: H01L27/0277 ,  H01L21/823842 ,  H01L27/092

Abstract: 本发明提供一种高衬底触发效应的静电放电(ESD)保护元件结构及其应用电路；该ESD保护元件结构形成于一P型阱上，其包含有至少一NMOS，至少一用来电连接一P型阱偏压电路的第一P+扩散区域，至少一虚置栅极，该虚置栅极包含有P型掺质以及N型掺质，设于该NMOS以及该第一P+扩散区域之间，至少一用来电连接VSS电源接脚的第二P+扩散区域，以及至少一用以隔离该NMOS与该第二P+扩散区域的浅沟隔离(STI)；其中该NMOS的漏极、该P型阱以及该NMOS的源极形成一寄生横向n-p-n双极型晶体管，且该NMOS的漏极与源极则分别电连接于一输入/输出缓冲端以及该VSS电源接脚；当一ESD电压脉冲被施加于该输入/输出缓冲端时，该P型阱偏压电路会诱发一衬底触发电流以触发该寄生横向双极型晶体管，进而快速排放该ESD电压脉冲的电流。

公开(公告)号：CN1210807C

公开(公告)日：2005-07-13

申请号：CN02127692.7

申请日：2002-08-07

Applicant: 联华电子股份有限公司

Inventor： 柯明道 ,  陈东旸 ,  唐天浩

IPC: H01L29/68 ,  H01L23/60 ,  H02H3/22 ,  H02H9/04

CPC classification number: H01L27/0262 ,  H01L29/66393 ,  H01L29/7436

Abstract: 本发明是提供一种基体触发硅可控整流器，形成于一P型衬底上，用来作为一静电放电保护组件，包含有一N阱设于该P型衬底中，一第一N+扩散区域以及一第一P+扩散区域，设于该P型衬底内并电连接于一阴极，一第二N+扩散区域以及一第二P+扩散区域，设于该N阱内并电连接于一阳极，且该第二P+扩散区域、该N阱、该P型衬底以及该第一N+扩散区域是构成一横向硅可控整流器，以及一触发点，用来接受一触发电流；其中当该触发电流经由该触发点流进该P型衬底时，会触发该横向硅可控整流器以使该横向硅可控整流器进入一锁定状态)，以用来排放静电放电电流。