公开(公告)号：CN104464812B

公开(公告)日：2019-07-02

申请号：CN201410482392.X

申请日：2014-09-19

Applicant: 瑞萨电子株式会社

Inventor： 薮内诚

IPC: G11C16/24 ,  G11C29/56

CPC classification number: G11C29/1201 ,  G11C7/12 ,  G11C7/14 ,  G11C7/22 ,  G11C8/08 ,  G11C11/412 ,  G11C11/419 ,  G11C29/12015 ,  G11C2029/1202 ,  G11C2029/1204 ,  H01L27/1104 ,  H01L27/1116

Abstract: 本发明涉及半导体存储装置及其测试方法。提供了一种半导体存储装置，其包括：第一存储单元；第一字线；第一公共位线；第二存储单元；第二字线；第二位线；第二公共位线；第一选择电路，将第一公共位线连接到从第一位线中选择出的第一位线；第二选择电路，将第二公共位线连接到从第二位线中选择出的第二位线；字线驱动器，激活第一和第二字线中的任一个；参考电流供应单元，将参考电流供应到第一和第二公共位线之中的未电气连接到数据读取目标存储单元的公共位线；以及感测放大器，放大第一和第二公共位线之间的电位差。

公开(公告)号：CN107481747A

公开(公告)日：2017-12-15

申请号：CN201710379264.6

申请日：2017-05-25

Applicant: 瑞萨电子株式会社

Inventor： 石井雄一郎 ,  薮内诚 ,  森本薰夫

IPC: G11C7/10 ,  G11C8/08

CPC classification number: G11C11/419 ,  G11C7/00 ,  G11C7/10 ,  G11C7/22 ,  G11C7/222 ,  G11C8/00 ,  G11C8/06 ,  G11C8/08 ,  G11C8/16 ,  G11C8/18 ,  G11C11/418 ,  G11C7/1075

Abstract: 本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入-输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。

公开(公告)号：CN103021454B

公开(公告)日：2017-03-01

申请号：CN201210336291.2

申请日：2012-09-12

Applicant: 瑞萨电子株式会社

Inventor： 薮内诚

IPC: G11C11/413

CPC classification number: G11C11/419

Abstract: 本发明涉及半导体装置。提供了例如用于在写操作中控制与要写的SRAM存储单元耦接的存储单元电源线的电压电平的写辅助电路。写辅助电路响应于在写操作中使能的写辅助使能信号将存储单元电源线的电压电平降低到预定的电压电平。同时，写辅助电路根据写辅助脉冲信号的脉冲宽度来控制存储单元电源线的电压电平的降低速度。写辅助脉冲信号的脉冲宽度被定义为使得行的数量越大（或存储单元电源线的长度越长），则脉冲宽度越大。

公开(公告)号：CN103703556B

公开(公告)日：2017-02-22

申请号：CN201180072497.2

申请日：2011-07-29

Applicant: 瑞萨电子株式会社

Inventor： 新居浩二 ,  薮内诚 ,  塚本康正 ,  增田健吾

IPC: H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/11 ,  G11C11/412 ,  H01L21/26586 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/1083 ,  H01L29/66659

Abstract: 在SRAM存储单元中的存取栅电极（AG1）的正下区域，以与源极-漏极区域（SDS）相邻的方式形成有晕圈区域（AHS），以与源极-漏极区域（SDB）相邻的方式形成有晕圈区域（AHB）。在激励栅电极（DG1）的正下区域，以与源极-漏极区域（SDS）相邻的方式形成有晕圈区域（DHS），以与源极-漏极区域（SDE）相邻的方式形成有晕圈区域（DHE）。晕圈区域（AHS）的杂质浓度设定得比晕圈区域AHB）的杂质浓度高，晕圈区域（DHS）的杂质浓度设定得比晕圈区域（DHE）的杂质浓度高。晕圈区域（AHB）的杂质浓度与晕圈区域（DHE）的杂质浓度不同。

公开(公告)号：CN105374828A

公开(公告)日：2016-03-02

申请号：CN201510505825.3

申请日：2015-08-17

Applicant: 瑞萨电子株式会社

Inventor： 冈垣健 ,  涩谷宏治 ,  薮内诚 ,  津田信浩

IPC: H01L27/12 ,  H01L29/78

Abstract: 谋求具有FINFET的半导体器件的省面积化。分别通过2个局域互连部(LIC2)将n沟道型的FINFET(NFT)和p沟道型的FINFET(PFT)的漏极区域(Dp、Dn)从栅电极(GE)与其相邻的虚设栅极(DG)之间的Y栅格(YG2)引出到其相邻的Y栅格(YG3)。并且，用在Y栅格(YG3)沿X方向延伸的局域互连部(LIC1)将这些局域互连部(LIC2)之间连接。根据这样的单元布局，通过局域互连部(LIC1)的配置，虽然栅格数增加了一个，但能够缩短X方向的长度。结果，能够确保局域互连部(LIC1，LIC2)间的空间，并谋求单位单元的单元面积的缩小化。

公开(公告)号：CN103703556A

公开(公告)日：2014-04-02

申请号：CN201180072497.2

申请日：2011-07-29

Applicant: 瑞萨电子株式会社

Inventor： 新居浩二 ,  薮内诚 ,  塚本康正 ,  增田健吾

IPC: H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/11 ,  G11C11/412 ,  H01L21/26586 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/1083 ,  H01L29/66659

Abstract: 在SRAM存储单元中的存取栅电极（AG1）的正下区域，以与源极-漏极区域（SDS）相邻的方式形成有晕圈区域（AHS），以与源极-漏极区域（SDB）相邻的方式形成有晕圈区域（AHB）。在激励栅电极（DG1）的正下区域，以与源极-漏极区域（SDS）相邻的方式形成有晕圈区域（DHS），以与源极-漏极区域（SDE）相邻的方式形成有晕圈区域（DHE）。晕圈区域（AHS）的杂质浓度设定得比晕圈区域（AHB）的杂质浓度高，晕圈区域（DHS）的杂质浓度设定得比晕圈区域（DHE）的杂质浓度高。晕圈区域（AHB）的杂质浓度与晕圈区域（DHE）的杂质浓度不同。

公开(公告)号：CN101178930B

公开(公告)日：2012-08-29

申请号：CN200710142314.5

申请日：2007-08-10

Applicant: 瑞萨电子株式会社

Inventor： 薮内诚 ,  新居浩二

IPC: G11C11/408 ,  G11C11/418 ,  G11C8/08

CPC classification number: G11C8/08 ,  G11C5/147 ,  G11C11/412 ,  G11C11/413

Abstract: 一种具备静态型存储单元的半导体存储装置，其中，在字线驱动器的电源节点上设置使电源电压(VDDR)降压的驱动器电源电路(10)。该驱动器电源电路(10)包括N+掺杂多晶硅非硅化物电阻元件(20)以及使驱动器电源节点(11)的电压电平降低的下拉电路。该下拉电路包含：其阈值特性与存储单元晶体管相同的将驱动器电源节点的电压电平下拉的下拉晶体管(21)；以及至少调整该下拉晶体管(21)的栅电压的栅极控制电路(30)。该栅极控制电路与存储单元晶体管的阈值电压变化联动地校正该下拉晶体管的栅极电位。