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公开(公告)号：CN106549045B
公开(公告)日：2021-01-08
申请号：CN201610718061.0
申请日：2016-08-24
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L21/331
Abstract: 提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构，或者半导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。
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公开(公告)号：CN111834442A
公开(公告)日：2020-10-27
申请号：CN202010127542.0
申请日：2020-02-28
Applicant: 富士电机株式会社
Inventor： 星保幸
IPC: H01L29/06 , H01L29/16 , H01L23/544 , H01L27/02 , H01L27/088
Abstract: 提供一种作为在与主半导体元件同一半导体基板具备电流感测部的半导体装置而能提高寄生二极管的反向恢复耐量的半导体装置。OC焊盘(22)的正下方的一部分区域是配置有电流感测部(12)的单位单元的感测有效区(12a)。在OC焊盘(22)的正下方，包围感测有效区(12a)的周围的区域是未配置电流感测部(12)的单位单元的感测无效区(12b)。在感测无效区(12b)中，设置于半导体基板的正面的表面区域的浮置的p型基区(34b’)通过包围感测有效区(12a)的周围的n-型区域(32b)而与感测有效区(12a)的p型基区(34b)分离。n-型区域(32b)具有比感测有效区(12a)大的表面积。p型基区(34b’)、(34b)间的距离(w1)为0.1μm以上，且尽可能小。
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公开(公告)号：CN111697076A
公开(公告)日：2020-09-22
申请号：CN202010078352.4
申请日：2020-02-03
Applicant: 富士电机株式会社
Inventor： 星保幸
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供能提高寄生二极管的反向恢复耐量的半导体装置。在有源区(1)的有效区(1a)设置有作为垂直型MOSFET的主半导体元件(11)和该主半导体元件的源极焊盘(21a)。在有源区的无效区(1b)中的半导体基板(10)的正面设置主半导体元件的栅极焊盘(21b)。在栅极焊盘的正下方的半导体基板(10)的正面的表面区域，遍及有源区的无效区(1b)的整个区域设置有p型区域(34b)。有源区的无效区(1b)的p型区域(34b)与源极焊盘(21a)电连接，在主半导体元件关断时由与n-型漂移区(32)的pn结形成寄生二极管。有源区的无效区(1b)的p型区域(34b)具有角部(81)被倒角的矩形的平面形状。
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公开(公告)号：CN107408575B
公开(公告)日：2020-09-08
申请号：CN201680011837.3
申请日：2016-08-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L23/48 , H01L29/12
Abstract: 半导体装置具备：源电极(8)、设置在源电极(8)上的保护膜(15)、设置在源电极(8)上的未设置有保护膜(15)的部分的镀覆膜(16)，在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有沟道。此外，半导体装置在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有第二个第一导电型区(4)。由此，能够提高利用焊料接合销状电极的半导体装置的可靠性。
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公开(公告)号：CN105849877B
公开(公告)日：2019-06-25
申请号：CN201580003426.5
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC classification number: H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
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公开(公告)号：CN109427902A
公开(公告)日：2019-03-05
申请号：CN201810817464.X
申请日：2018-07-24
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L23/482 , H01L21/60
Abstract: 本发明提供防止焊料到达碳化硅基体表面且特性不会劣化，可靠性不会降低的碳化硅半导体装置及碳化硅半导体装置的制造方法。碳化硅半导体装置具备：第二导电型的第二半导体层(3)；第一导电型的第一半导体区域(7)；隔着栅绝缘膜(9)设置的条纹状的栅电极(10)。还具备：设置于第二半导体层(3)和第一半导体区域(7)的表面的第一电极(13)；选择性地设置在第一电极(13)上的阶梯差膜(19)；选择性地设置在第一电极(13)和阶梯差膜(19)上的镀膜(16)；和设置在镀膜(16)上的焊料(17)。阶梯差膜(19)以填埋形成在第一电极(13)上的槽的方式设置在设有焊料(17)和镀膜(16)的第一电极(13)上。
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公开(公告)号：CN104303307B
公开(公告)日：2019-01-29
申请号：CN201380021928.1
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n‑漂移层(2)的表面层，选择性地设置p+区(3)。在n‑漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p‑区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p‑区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。
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公开(公告)号：CN105849877A
公开(公告)日：2016-08-10
申请号：CN201580003426.5
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC classification number: H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
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