公开(公告)号：CN113345840A

公开(公告)日：2021-09-03

申请号：CN202110566387.7

申请日：2021-05-24

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  殷华湘 ,  刘战峰 ,  罗军 ,  刘金彪 ,  张青竹 ,  张亚东

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/16 ,  H01L29/43 ,  H01L21/8239 ,  H01L27/105

Abstract: 本申请提供了一种半导体器件及其制造方法，在衬底上形成位于第一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器件的源漏为金属锗化物和P型杂质，沟道为锗沟道，第一器件和第二器件中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质层，金属锗化物源漏可以在低温下诱导源漏中的P型杂质激活，充分利用低温工艺优势，避免高温工艺影响第一器件的性能，并结合锗沟道的高空穴迁移率实现器件的高性能，由于在形成第二器件后才覆盖第二层间介质层，可知该器件通过单芯片三维集成技术形成，降低了器件的互连尺度，提升了数据访存带宽和计算能效。

公开(公告)号：CN113173553A

公开(公告)日：2021-07-27

申请号：CN202110270117.1

申请日：2021-03-12

Applicant: 中国科学院微电子研究所

Inventor： 张青竹 ,  田佳佳 ,  李俊杰 ,  吴次南 ,  张兆浩 ,  殷华湘 ,  刘战峰 ,  毛淑娟 ,  张静 ,  王文武 ,  屠海令

IPC: B81B7/00 ,  B81C1/00

Abstract: 本发明涉及一种垂直纳米网的制备方法，采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用反应离子刻蚀(RIE)刻蚀氧化硅与氮化硅，形成氮化硅纳米网阵列，再以SiNx纳米网阵列为掩膜刻蚀衬底硅，形成垂直纳米纳米网阵列，最后通过酸性溶液腐蚀残留的氮化硅和氧化硅，制备出高纯度、无损伤、有序垂直排列的硅纳米网阵列。

公开(公告)号：CN111463133A

公开(公告)日：2020-07-28

申请号：CN202010309345.0

申请日：2020-04-17

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  罗军 ,  许静

IPC: H01L21/336 ,  H01L29/16 ,  H01L29/417 ,  H01L29/78

Abstract: 一种Ge基NMOS晶体管及其制作方法，其中制作方法包括：在Ge基衬底上形成栅堆叠；在Ge基衬底内形成有源区，该有源区包括位于栅堆叠两侧的源区和漏区；在源区和漏区上形成第一金属层；对第一金属层进行氧化处理形成介质层叠层，该介质层叠层包括第一介质层和第二介质层，其中第一介质层为Ge的氧化物，用于钝化源区和漏区的表面态；第二介质层为第一金属层的氧化物，用于抑制金属诱导带隙态；在介质层叠层上形成第二金属层。通过设置介质层叠层实现了较好的解钉扎作用，基于氧化处理的方式相较于直接制备金属氧化物的方式而言，在Ge界面处引入的氧浓度更高，有利于降低接触势垒，并且具有更高的稳定性，利于降低表面态。

公开(公告)号：CN111129126A

公开(公告)日：2020-05-08

申请号：CN201911302446.9

申请日：2019-12-17

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  罗军 ,  许静

IPC: H01L29/423 ,  H01L29/43 ,  H01L29/47 ,  H01L29/06 ,  H01L29/80 ,  H01L21/28 ,  H01L21/337

Abstract: 本发明公开了一种肖特基势垒晶体管，包括：衬底；沟道区设置在衬底上方；源/漏区设置在衬底上方且同时设置在沟道区相对应的两侧；异质栅结构设置在沟道区远离衬底的一侧的上方，异质栅结构包括漏端栅和源端栅，漏端栅包括氧化层和多晶硅层；源端栅包括L型结构的栅介质层和金属栅层，栅介质层的一端面设置在沟道区上方，另一端面与漏端栅相邻接，金属栅层设置在栅介质层的L型结构内；侧墙包覆设置于异质栅结构的表面；杂质分凝区设置在源/漏区与沟道区界面处。同时还提供了一种肖特基势垒晶体管的制备方法。该方案集成异质栅、高迁移率沟道以及杂质分凝区有效提升器件开态电流，减弱器件的短沟道效应，增大器件的电流开关比，改善双极特性。

公开(公告)号：CN110581175A

公开(公告)日：2019-12-17

申请号：CN201910680902.7

申请日：2019-07-26

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  罗军 ,  许静

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/47 ,  H01L21/336

Abstract: 本发明公开了一种PMOS晶体管，包括：衬底，依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在沟道区外围形成有栅堆叠；其中，在第一源/漏区和第二源/漏区上叠置有金属硅化物层，在金属硅化物层上叠置有金属层；金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。本发明所述PMOS晶体管，在金属层与第一源/漏区、第二源/漏区之间，分别插入一层金属硅化物层，相比现有PMOS晶体管中形成的金属层与第一源/漏区、第二源/漏区接触，能有效降低PMOS晶体管中源漏区接触电阻。同时，本发明还提供一种POMS晶体管的制备方法，以及一种电子设备。

公开(公告)号：CN109473468A

公开(公告)日：2019-03-15

申请号：CN201811261431.8

申请日：2018-10-26

Applicant: 中国科学院微电子研究所

Inventor： 罗军 ,  毛淑娟 ,  许静

IPC: H01L29/06 ,  H01L29/16 ,  H01L21/336 ,  H01L29/78

Abstract: 本申请提供了一种半导体器件与其制作方法。该制作方法包括：提供具有源区和/或漏区的锗基半导体预备体，源区和/或漏区的掺杂杂质为第一N型杂质；在源区和/或漏区的裸露表面上设置预外延层，预外延层包括基体材料和掺杂在基体材料中的第二N型杂质，基体材料包括非Ge的第IV族元素，第二N型杂质的掺杂浓度在1.0×1020cm-3～9.0×1021cm-3之间；向预外延层中注入第三杂质，使得预外延层的远离半导体预备体的部分非晶化，形成外延层；在外延层的远离源区和/或漏区的表面上设置电极层；对设置有电极层的半导体预备体进行热处理，形成源接触和/或漏接触。该制作方法形成的源接触和/或漏接触的接触电阻较小。