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公开(公告)号：CN112309448B
公开(公告)日：2025-04-29
申请号：CN202010336703.7
申请日：2020-04-24
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括：板，包括多个字线、多个位线、以及与多个字线中的第一字线和多个位线中的第一位线连接的存储单元；行解码器，被配置为在与存储单元相关联的存取操作中，将字线中的与第一字线邻近的至少一个字线偏置，并且将多个字线中的与第一字线不邻近的其余非邻近字线浮置；以及列解码器，被配置为在存取操作中，将位线中的与第一位线邻近的至少一个位线偏置，并且将多个位线中的与第一位线不邻近的其余非邻近位线浮置。
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公开(公告)号：CN101369457B
公开(公告)日：2013-04-24
申请号：CN200810129754.1
申请日：2008-08-14
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C11/5678 , G11C13/0004 , G11C13/004 , G11C13/0061 , G11C13/0064 , G11C13/0069 , G11C2013/0054 , G11C2013/0071 , G11C2013/0078 , G11C2013/0092 , G11C2211/5622 , G11C2211/5641 , G11C2213/72 , G11C2213/79
Abstract: 将具有三级非易失存储单元的非易失存储装置的设备和操作方法用于在非易失存储单元中存储多于一位的数据。另外，通过写校验操作可以选择性地写入数据，由此提高写操作可靠性。操作方法包括提供具有第一到第三非易失存储单元的存储单元阵列，其中每一个存储单元能够存储分别与第一到第三电阻级对应的第一数据到第三数据之中的一个。每一个电阻级彼此不同。在写操作的第一间隔期间，分别将第一和第三数据写入第一和第三非易失存储单元中。在写操作的第二间隔期间将第二数据写入第二非易失存储单元中。
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公开(公告)号：CN102496387A
公开(公告)日：2012-06-13
申请号：CN201110423365.1
申请日：2007-09-04
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C13/0069 , G11C13/0004 , G11C13/0064
Abstract: 在非易失性存储设备中，通过在编程操作的第一编程间隔期间，在从多个非易失性存储单元中所选择的多个选择存储单元之中的第一组中编程具有第一逻辑状态的数据，随后在第一编程间隔之后的编程操作的第二编程间隔期间，在所选择的存储单元之中的第二组中编程具有不同于第一逻辑状态的第二逻辑状态的数据，在多个非易失性存储单元上执行编程操作。
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公开(公告)号：CN1664953B
公开(公告)日：2011-09-28
申请号：CN200510006246.0
申请日：2005-02-02
Applicant: 三星电子株式会社
CPC classification number: G11C13/0069 , G11C13/0004 , G11C13/0023 , G11C2013/0078 , G11C2013/0092
Abstract: 相变单元存储器件包括数个相变存储单元、地址电路、写驱动器和写驱动器控制电路。相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料。地址电路选择至少一个存储单元，写驱动器生成将地址电路选择的存储单元编程(program)为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流。写驱动器控制电路根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。
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公开(公告)号：CN1892889B
公开(公告)日：2010-12-01
申请号：CN200510136251.3
申请日：2005-12-23
Applicant: 三星电子株式会社
CPC classification number: G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C2013/0078 , G11C2013/0083 , G11C2013/0092 , G11C2213/79
Abstract: 公开了一种相变存储设备及其编程方法。该相变存储设备包括：每个具有多个状态的存储单元、和向存储单元提供电流脉冲的编程脉冲发生器。该编程脉冲发生器通过施加第一脉冲到存储单元而将该存储单元初始化为复位或置位状态，然后施加第二脉冲而将该存储单元编程为所述多个状态之一。根据本发明，当在将存储单元初始化到复位或置位状态之后进行编程时，可以在不受存储单元的先前状态的影响的情况下，对存储单元进行正确编程。
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Patent Agency Ranking
公开(公告)号：CN1697082B
公开(公告)日：2010-07-07
申请号：CN200510071683.0
申请日：2005-03-07
Applicant: 三星电子株式会社
CPC classification number: G11C13/0069 , G11C13/0004 , G11C2013/0078 , G11C2013/0088 , G11C2013/0092
Abstract: 一种编程相变型存储器阵列的方法和一种相变型存储器件的电路，所述阵列和存储器件都具有多个相变型存储单元，该方法和器件可以使其中所有的相变型存储单元被改变或者设置为置位电阻状态，并且可以减少将该相变型存储器阵列改变为置位电阻状态所需的时间。在这个方法中，可以将具有第一到第n等级的置位电流脉冲施加于该阵列的单元以将这些单元改变为置位电阻状态。按任何等级的施加于相变型存储单元的置位电流脉冲的最小电流电平可以高于该阵列的单元的基准电流电平。置位电流脉冲的指定电流电平可以按顺序逐个等级减小。
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公开(公告)号：CN1897156B
公开(公告)日：2010-05-12
申请号：CN200610105889.5
申请日：2006-07-13
Applicant: 三星电子株式会社
CPC classification number: G11C13/0038 , G11C5/145 , G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C2013/009
Abstract: 一个方面的一种相变存储器件包括：包含多个相变存储单元的存储阵列；写升压电路；和写驱动器。写升压电路在第一操作模式中响应于控制信号升高第一电压并且输出第一控制电压，并且在第二操作模式和第三操作模式中响应于控制信号升高第一电压并输出第二控制电压。在第一操作模式中，写驱动器由第一控制电压驱动，并且将数据写到存储阵列的所选存储单元中。
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公开(公告)号：CN1845329B
公开(公告)日：2010-05-12
申请号：CN200610075344.4
申请日：2006-04-10
Applicant: 三星电子株式会社
IPC: H01L27/10 , H01L27/24 , H01L23/528 , H01L21/82 , H01L21/768 , G11C7/18 , G11C8/14
CPC classification number: G11C7/18 , G11C5/063 , G11C13/0004 , G11C2213/72 , H01L27/24
Abstract: 本发明提供一种具有分级结构的半导体存储器件中的线布设结构和方法。在具有全局字线和局部字线、以及全局位线和局部位线的半导体存储器件中，所有的全局字线、局部字线、全局位线和局部位线分别设置在至少三层之中的导电层处；全局字线、局部字线、全局位线和局部位线中的至少两种一起平行设置在一层导电层上。构成半导体存储器件的信号线设置在分级结构中，由此可以获得有利地具有高集成度、高速度和高性能的半导体存储器件。
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公开(公告)号：CN100557811C
公开(公告)日：2009-11-04
申请号：CN200610009594.8
申请日：2006-02-24
Applicant: 三星电子株式会社
IPC: H01L27/24 , H01L21/822
CPC classification number: G11C13/0004 , G11C2213/72 , H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/1675
Abstract: 本发明公开了一种具有单元二极管的相变存储器件的制造方法，包括在第一导电型的半导体衬底上，形成多条平行字线和填充所述字线之间间隙区的字线隔离层，所述字线形成以具有与所述第一导电型不同的第二导电型并且具有平的顶表面；在所述字线和字线隔离层上形成上成型层，构图所述上成型层以形成暴露所述字线预定区的多个上开口；在所述上开口内顺序形成第一半导体图案和第二半导体图案，所述第一半导体图案形成以具有所述第一导电型或第二导电型，并且所述第二半导体图案形成以具有第一导电型；并且分别在所述第二半导体图案上方形成多个相变材料图案，所述相变材料图案分别电连接到所述第二半导体图案。
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公开(公告)号：CN101350225A
公开(公告)日：2009-01-21
申请号：CN200810215428.2
申请日：2008-05-14
Applicant: 三星电子株式会社
CPC classification number: G11C13/0038 , G11C7/04 , G11C11/5678 , G11C13/0004 , G11C13/004 , G11C29/02 , G11C29/026 , G11C29/028
Abstract: 一种非易失性存储装置包括非易失性存储单元、读取电路和控制偏置生成电路。非易失性存储单元具有依赖于所存储的数据而变化的电阻值。读取电路通过接收控制偏置并基于控制偏置为非易失性存储单元提供读取偏置，来读取非易失性存储单元的电阻值。控制偏置生成电路接收输入偏置，基于输入偏置生成控制偏置，并提供控制偏置给读取电路。控制偏置对输入偏置的斜率小于1。
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