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公开(公告)号：CN1925119B
公开(公告)日：2010-12-08
申请号：CN200610126323.0
申请日：2006-08-30
Applicant: 三星电子株式会社
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L21/28273 , H01L21/28282 , H01L21/84 , H01L27/10873 , H01L27/10879 , H01L27/1159 , H01L27/2436 , H01L29/66795
Abstract: 提供了制造半导体器件的方法，所述半导体器件所包括的鳍型FET结构提供主体偏压控制，表现出与SOI结构相关的某些特征优点，提供增大的工作电流和/或降低的接触电阻。所述的制造半导体器件的方法包括：在第一绝缘膜的突出部分的侧壁上形成绝缘分隔体；通过以绝缘分隔体作为蚀刻掩模去除半导体衬底的暴露区域而形成第二沟槽，并由此形成与第一绝缘膜接触并由其支撑的鳍。在形成鳍之后，形成填充第二沟槽并支撑所述鳍的第三绝缘膜。之后，去除第一绝缘膜的一部分，以开放鳍之间的空间，在所述空间内可以形成包括栅极电介质、栅电极和额外接触、绝缘和存储节点结构的额外结构。
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公开(公告)号：CN119967901A
公开(公告)日：2025-05-09
申请号：CN202411141819.X
申请日：2024-08-20
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件和包括该半导体器件的电子系统。该半导体器件包括半导体基板和设置在半导体基板上的第一晶体管。第一晶体管包括设置在半导体基板上的绝缘结构、设置在绝缘结构上并且包括第一半导体层并且在与半导体基板交叉的方向上延伸的沟道区域、电连接到沟道区域的第一源极区域和第一漏极区域、设置在沟道区域上的第一栅极绝缘层、以及设置在第一栅极绝缘层上的第一栅电极。作为第一源极区域和第一漏极区域中的一个的第一区域和作为第一源极区域和第一漏极区域中的另一个的第二区域包括不同的材料或具有不同的晶体结构。
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公开(公告)号：CN119947107A
公开(公告)日：2025-05-06
申请号：CN202410639636.4
申请日：2024-05-22
Applicant: 三星电子株式会社
Abstract: 公开了半导体器件和半导体器件的制造方法以及电子系统。所述半导体器件包括栅极堆叠结构、多个沟道结构和分离图案。所述多个沟道结构包括邻近沟道结构，邻近沟道结构包括第一部分，第一部分具有与分离图案邻近的邻近表面和与分离图案间隔开的分离表面。栅极介电层和沟道层中的至少一个在邻近沟道结构的第一部分中的分离表面和邻近表面上。
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公开(公告)号：CN119815834A
公开(公告)日：2025-04-11
申请号：CN202410783723.7
申请日：2024-06-18
Applicant: 三星电子株式会社
IPC: H10B43/27 , H10B43/10 , H10B43/35 , H10B43/40 , H10B43/50 , H10B41/27 , H10B41/35 , H10B41/41 , H10B41/50 , H10B41/10
Abstract: 提供了非易失性存储器装置和包括其的电子系统。所述非易失性存储器装置包括：基底，包括第一单元区域、第二单元区域以及在第一单元区域与第二单元区域之间的连接区域；模制结构，包括在垫区域中以阶梯图案堆叠的多个栅电极；沟槽，沿着模制结构的轮廓在垫区域上，沟槽包括具有阶梯形状的底表面和在垫区域与壁区域之间的边界上的第一侧壁；衬膜，在沟槽的第一侧壁上；凹部，在沟槽中并暴露栅电极的垫部；单元接触件，设置在凹部处并与垫部连接；以及覆盖绝缘层，设置在沟槽处。衬膜相对于覆盖绝缘层具有不同的蚀刻选择性。
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公开(公告)号：CN119562519A
公开(公告)日：2025-03-04
申请号：CN202410688545.X
申请日：2024-05-30
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件，包括：衬底；第一半导体层，包括衬底上的存储单元阵列；第二半导体层，包括外围电路，该外围电路被配置为向存储单元阵列写入数据或从存储单元阵列读取数据，其中，第二半导体层在第一半导体层上；以及突出结构，包括延伸到第一半导体层的至少一部分和第二半导体层的至少一部分中的布线，其中，突出结构从第一半导体层的第一表面且从第二半导体层的第一表面延伸，并且其中，突出结构沿垂直于第一方向的第二方向延伸。
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Patent Agency Ranking
公开(公告)号：CN119451107A
公开(公告)日：2025-02-14
申请号：CN202410305945.8
申请日：2024-03-18
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器装置和包括其的电子系统。所述半导体存储器装置包括单元阵列结构和外围电路结构。单元阵列结构包括第一堆叠结构、在第一堆叠结构上的第二堆叠结构和在第二堆叠结构上的第三堆叠结构，第一堆叠结构至第三堆叠结构中的每个包括多条字线、延伸到第一堆叠结构至第三堆叠结构中的垂直沟道结构以及延伸到第一堆叠结构至第三堆叠结构中并且在第二堆叠结构中的第二字线的端部处连接到第二接触插塞的第二单元接触插塞。第二单元接触插塞包括第一水平突起，第一水平突起具有在第一堆叠结构和第二堆叠结构的连接部分处不连续地增大的水平宽度。
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公开(公告)号：CN119277792A
公开(公告)日：2025-01-07
申请号：CN202410763054.7
申请日：2024-06-13
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件以及包括该半导体器件的数据存储系统。所述半导体器件包括：板层；导电层，所述导电层在所述板层上沿与所述板层的上表面垂直的第一方向彼此间隔开，在与所述第一方向垂直的第二方向上延伸不同长度，并且形成阶梯区域；间隙填充绝缘层，所述间隙填充绝缘层位于所述阶梯区域上；以及垂直结构，所述垂直结构在所述阶梯区域中穿透所述间隙填充绝缘层和所述导电层并且在所述第一方向上延伸，并且其中，所述间隙填充绝缘层包括在与所述第一方向和所述第二方向垂直的第三方向上关于所述垂直结构中的至少一个垂直结构或所述阶梯区域的中心对称地设置的空隙。
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公开(公告)号：CN119031718A
公开(公告)日：2024-11-26
申请号：CN202311732718.5
申请日：2023-12-15
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：衬底，具有单元阵列区域和接触区域；栅极堆叠结构，位于单元阵列区域中，并且包括交替地堆叠在衬底上的多个层间绝缘层和多个栅电极；栅极图案堆叠结构，位于接触区域中，并且包括从多个栅电极延伸的多个栅极图案、以及与多个栅极图案交替地堆叠的多个绝缘层；沟道结构，穿透栅极堆叠结构，并且在与衬底交叉或相交的方向上延伸；以及栅极接触部分，在接触区域中，并且穿透栅极图案堆叠结构的至少一部分以电连接到栅极图案，多个绝缘层包括第一绝缘层和第二绝缘层，第二绝缘层包括与第一绝缘层中包括的材料不同的材料。
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公开(公告)号：CN118712192A
公开(公告)日：2024-09-27
申请号：CN202410189771.3
申请日：2024-02-20
Applicant: 三星电子株式会社
Abstract: 根据本发明构思的实施例的半导体装置包括：第一电源焊盘，其被配置为接收第一电源电压；第二电源焊盘，其被配置为接收第二电源电压，第二电源电压具有比第一电源电压的电平低的电平；信号焊盘，其被配置为交换信号；以及第一静电放电(ESD)二极管，其包括第一杂质区域和第二杂质区域，第一杂质区域掺杂有第一导电类型的杂质并且连接到第一电源焊盘，第二杂质区域掺杂有与第一导电类型不同的第二导电类型的杂质并且连接到信号焊盘，其中，第一杂质区域和第二杂质区域中的至少一个的下表面具有不平坦结构。
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公开(公告)号：CN118248200A
公开(公告)日：2024-06-25
申请号：CN202311741759.0
申请日：2023-12-18
Applicant: 三星电子株式会社
Abstract: 提供一种装置、一种从装置输入和输出数据的方法和一种系统。装置包括输入/输出电路，其中，所述输入/输出电路包括：控制电路，其被配置为接收指示所述装置是否被激活的信号；可变电压源，其被配置为基于由控制电路接收的信号根据控制电路的控制操作来产生可变电压；输出驱动器，其包括第一晶体管和第二晶体管；以及焊盘，其被配置为输出由输出驱动器产生的电流，并且其中，可变电压源被配置为向第一晶体管的主体和第二晶体管的主体提供可变电压。
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