公开(公告)号：CN104246994B

公开(公告)日：2017-09-08

申请号：CN201380020206.4

申请日：2013-04-17

Applicant: 国际商业机器公司

Inventor： T·N·亚当 ,  程慷果 ,  A·克哈基弗尔鲁茨 ,  A·雷茨尼采克

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/20 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

Abstract: 一种半导体器件包含衬底表面上的至少两个鳍结构和存在于所述至少两个鳍结构上的功能栅极结构。功能栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个栅极电介质和所述至少一个栅极电介质上的至少一个栅极导体。栅极结构的侧壁与衬底表面的上表面基本上垂直，其中，由栅极结构的侧壁限定的平面和由衬底表面的上表面限定的平面以90°+/‑5°的角度相交。外延半导体材料与所述至少两个鳍结构直接接触。

公开(公告)号：CN104658912A

公开(公告)日：2015-05-27

申请号：CN201410655550.7

申请日：2014-11-18

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  E·C·哈利 ,  柯玥 ,  A·克哈基弗尔鲁茨 ,  A·雷茨尼采克

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/41

CPC classification number: H01L29/7842 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: 本公开涉及半导体结构及其形成方法。半导体结构可包含半导体鳍、半导体鳍之上的栅极、栅极的侧壁上的间隔件、间隔件之下的半导体鳍的端部中的带角度的凹陷区域、以及填充带角度的凹陷的第一半导体区域。带角度的凹陷可以是v形的或Σ形的。该结构还可包含接触第一半导体区域和衬底的第二半导体区域。可通过在衬底上的半导体鳍的一部分之上形成栅极、在栅极的侧壁上形成间隔件、去除半导体鳍的不被间隔件和栅极覆盖的部分以露出鳍的侧壁、蚀刻鳍的侧壁以在间隔件之下形成带角度的凹陷区域、以及用第一外延半导体区域填充带角度的凹陷区域，来形成所述结构。

公开(公告)号：CN104218086A

公开(公告)日：2014-12-17

申请号：CN201410238899.0

申请日：2014-05-30

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  B·B·多里斯 ,  P·哈希米 ,  A·卡基菲鲁兹 ,  A·雷茨尼采克

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/823431 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/1207 ,  H01L27/1211 ,  H01L29/66795

Abstract: 本发明涉及具有共面形貌的多高度FINFET。提供了一种半导体结构，其具有有着可变高度的半导体鳍而没有任何不适当的形貌。所述半导体结构包括具有第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移。氧化物区域直接位于所述第一半导体表面和/或所述第二半导体表面上。具有第一高度的第一组第一半导体鳍位于所述半导体衬底的所述第一半导体表面上方。具有第二高度的第二组第二半导体鳍位于所述第二半导体表面上方，其中所述第二高度不同于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有彼此共面的最上表面。

公开(公告)号：CN104025298A

公开(公告)日：2014-09-03

申请号：CN201280061138.1

申请日：2012-08-07

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  T·N·亚当 ,  A·克哈基弗尔鲁茨 ,  A·雷茨尼采克

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/12

Abstract: 通过在替换栅极HK/MG(80,85)流程中经由ETSOI(20)层和BOX(15)层进行蚀刻来在晶体管和电容器区域中分别形成ETSOI晶体管以及电容器、结合二极管、背端接触部和电阻器的组合。电容器和其它器件的形成与ETSOI替换栅极CMOS流程兼容。低电阻的电容器电极使得可以获得高质量的电容器和器件。通过光刻与伴随有的适当蚀刻相结合来实现在伪栅极(27)图案化期间不存在形貌。

公开(公告)号：CN101038933A

公开(公告)日：2007-09-19

申请号：CN200710086002.7

申请日：2007-03-07

Applicant: 国际商业机器公司

Inventor： S·W·比德尔 ,  D·K·萨达那 ,  A·雷茨尼采克 ,  J·P·德索萨 ,  K·W·施瓦茨

IPC: H01L29/02 ,  H01L29/78 ,  H01L21/20 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L21/823807 ,  H01L29/78 ,  H01L29/7843

Abstract: 描述了一种用于控制应变半导体层中位错行为的结构和方法，引入缓变合金区域以提供应变梯度，从而改变位错在接近MOSFET的源极和漏极的半导体层中向上传播或滑移的斜率或曲率。应变半导体层的上表面可以是粗糙的和/或包含构图的介质层或硅化物，从而在选定的表面区域内捕获位错的上端。本发明解决了位错段同时经过MOSFET的源极和漏极时产生泄漏电流或两者间短路的问题。

公开(公告)号：CN116569340A

公开(公告)日：2023-08-08

申请号：CN202180084350.9

申请日：2021-11-18

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  张婧芸 ,  苗欣 ,  A·雷茨尼采克

IPC: H01L29/423

Abstract: 本发明提供了一种制造纳米片场效应晶体管(FET)器件的方法。该方法包括在衬底上形成多个纳米片堆叠，这些纳米片堆叠包括第一类型牺牲层和有源半导体层的交替层。该方法包括：在这些纳米片堆叠的侧壁上形成该第一类型牺牲层；然后在相邻的纳米片堆叠的该第一类型牺牲层的侧壁部分之间形成电介质柱；并且然后去除该第一类型牺牲层。该方法还包括在通过去除纳米片堆叠中的第一个纳米片堆叠的第一类型牺牲层而形成的空间中形成PWFM层，并且包括在通过去除纳米片堆叠中的相邻的第二个纳米片堆叠的第一类型牺牲层而形成的空间中形成NWFM层。

公开(公告)号：CN116529889A

公开(公告)日：2023-08-01

申请号：CN202180075474.0

申请日：2021-10-28

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  王俊利 ,  李忠贤 ,  A·雷茨尼采克

IPC: H01L29/66

Abstract: 一种半导体结构可以包括在垂直晶体管的底部源极漏极下方的埋入式电源轨和在底部源极漏极下方的电介质双层。电介质双层可以在埋入式电源轨和底部源极漏极之间。半导体结构可以包括在底部源极漏极下方的硅锗双层，硅锗双层可以与埋入式电源轨相邻。半导体结构可以包括埋入式电源轨触点。埋入式电源轨触点可以将底部源极漏极连接至埋入式电源轨。所述电介质双层可以包括第一电介质层和电介质衬垫。第一电介质层可以与底部源极漏极直接触。电介质衬垫可以围绕埋入式电源轨。硅锗双层可以包括第一半导体层和在第一半导体层下方的第二半导体层。

公开(公告)号：CN116490980A

公开(公告)日：2023-07-25

申请号：CN202180075473.6

申请日：2021-10-21

Applicant: 国际商业机器公司

Inventor： B·海克马特少塔巴瑞 ,  A·雷茨尼采克

IPC: H01L29/78

Abstract: 一种垂直可重配置场效应晶体管(VRFET)具有衬底和垂直沟道。垂直沟道与顶部硅化物区和顶部硅化物区接触，顶部硅化物区与垂直沟道形成下肖特基结，顶部硅化物区与垂直沟道形成上肖特基结。下硅化物区和上硅化物区分别形成器件的源/漏(S/D)。下栅极堆叠围绕垂直沟道，并且具有包围下肖特基结的下交叠。上栅极堆叠围绕垂直沟道，并且具有包围上肖特基结的上交叠。下栅极堆叠与上栅极堆叠电绝缘。下栅极堆叠可以电控制下肖特基结(S/D)。上栅极堆叠可以电控制上肖特基结(S/D)。对下肖特基结(S/D)的控制独立于对上肖特基结(S/D)的控制，并与之分开。上栅极堆叠被堆叠在下栅极堆叠上方，从而实现减小的器件占用面积。

公开(公告)号：CN115917752A

公开(公告)日：2023-04-04

申请号：CN202180039416.2

申请日：2021-06-02

Applicant: 国际商业机器公司

Inventor： A·雷茨尼采克 ,  B·赫克玛特绍塔巴里 ,  K·巴拉克里希南

IPC: H01L29/06 ,  H01L21/331 ,  H01L29/739

Abstract: 一个或多个选通纳米片二极管设置在衬底上并且由纳米片结构制成。第一(第二)源极/漏极(S/D)布置在衬底上。第一(第二)S/D具有第一(第二)S/D掺杂类型的第一(第二)S/D掺杂浓度。一个或多个p‑n结形成一个或多个相应的二极管。p‑n结中的每个具有第一侧和第二侧。p‑n结的第一(第二)侧电和物理地连接至第一(第二)S/D并且分别具有相同类型的掺杂。由栅极电介质层和栅极金属制成的栅极堆叠体接界并围绕p‑n结中的每个。

公开(公告)号：CN115668498A

公开(公告)日：2023-01-31

申请号：CN202180038008.5

申请日：2021-06-04

Applicant: 国际商业机器公司

Inventor： 李桃 ,  康宗圣 ,  谢瑞龙 ,  A·雷茨尼采克 ,  O·格鲁斯臣科夫

IPC: H01L27/088

Abstract: 提供了半导体器件设计，具有掩埋电源轨(602)，该掩埋电源轨具有倾斜外延掩埋接触件(1702)。在一个方面，半导体FET器件包括：至少一个栅极，设置在衬底(202)上；源极和漏极(906)，在至少一个栅极的相对侧上，其中，源极和漏极(906)中的至少一个具有倾斜表面(1402)；掩埋电源轨(602)，其嵌入在衬底(202)中；以及掩埋接触件(1702)，其将掩埋电源轨(602)连接到至少一个源极和漏极(906)的倾斜表面(1402)。侧壁间隔体(502)将掩埋电源轨(602)与衬底(202)分隔开。该至少源极和漏极(906)的倾斜表面(1402)的顶部在该掩埋接触件(1702)的顶表面上方。还提供了形成半导体FET器件的方法。