-
公开(公告)号：CN103391102B
公开(公告)日：2017-10-03
申请号：CN201210139023.1
申请日：2012-05-07
Applicant: 北京大学
IPC: H03M11/20
Abstract: 本发明涉及集成电路技术的可靠性领域。公开了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi‑FF)、软错误处理单元(C‑element)以及保持电路(Keeper)。本发明提供的可容软错误的扫描链触发器有三种工作模式，分别为容错模式、扫描测试模式和低功耗模式。与已有的可容软错误的扫描链触发器(EC design)相比较，本发明在性能(面积、功耗、延迟)得到改善的前提下，功能完全相同，并简化了扫描测试时的控制时序，从原来的4个控制时钟简化为1个控制时钟，使之更容易应用于正常的ATE扫描测试。
-
公开(公告)号：CN102663185B
公开(公告)日：2017-07-25
申请号：CN201210099632.9
申请日：2012-04-06
Applicant: 北京大学
CPC classification number: Y02T10/82
Abstract: 本发明公开了一种基于模糊处理的抗硬件木马(Hardware Trojan)电路设计方法，该方法主要包括两个部分：第一部分是一个有限状态机FSM；第二部分是修改了D触发器结构的原始电路——利用D触发器的Q和非Q端，把它们连接入一个多路选择器MUX，而MUX的控制端信号来自FSM。本发明在电路中添加了有限状态机，一方面增加了电路可以达到的状态；另一方面使攻击者无法获取电路正常工作模式的信息，而只能够基于模糊模式添加木马，这些木马能够在电路测试的过程中被检测出来。相比现有技术，本发明增强了对电路正常工作模式的保护程度，使恶意方难以添加有效的木马，并使添加的木马更加容易被检测。
-
公开(公告)号：CN102662144B
公开(公告)日：2017-07-25
申请号：CN201210090666.1
申请日：2012-03-30
Applicant: 北京大学
IPC: G06F21/71
Abstract: 本发明公开了一种基于活性测度的硬件木马检测方法，该方法包括三个部分：bench文件生成，电路活性测度和硬件木马检测测试矢量集生成。本发明通过分析电路网表，计算电路内部节点的活性值，产生电路低0活性节点和低1活性节点列表，然后对节点进行判定分组，生成硬件木马检测测试矢量集。本发明可以设置不同活性阈值，不带来检测硬件木马的额外硬件开销，能够有效检测组合逻辑型硬件木马。本发明也可用作硬件木马可检测设计方法中目标节点选取。
-
公开(公告)号：CN101783687B
公开(公告)日：2013-06-12
申请号：CN200910077073.X
申请日：2009-01-19
Applicant: 北京大学
IPC: H03M3/02 , H03M1/10 , G01R31/3163
Abstract: 本发明涉及一种全数字的开关电容sigma-delta调制器可测性设计(DFT)方法，包括：根据已设计的待测sigma-delta调制器结构进行修改，在进行测试时，原始的输入端连接到Gnd；复用待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出(D0)与施加的数字激励(Ds)之差决定该反馈DAC的输出，并通过分析数字激励及量化器数字输出测得待测sigma-delta调制器的性能。本发明还提出一种对应的DFT电路。本发明的技术方案提供了一种全数字的开关电容sigma-delta调制器DFT方法，不需要采用昂贵的模拟激励源测试调制器，测试成本很低，测试时间较短，具有at-speed测试能力，能够有效地降低产品time-to-market时间。
-
公开(公告)号：CN101464494B
公开(公告)日：2011-03-23
申请号：CN200910077072.5
申请日：2009-01-19
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列器件中使用的互连线测试电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个所述向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路，本发明的内建自测试电路在寄存器数量不变时，能够实现位宽更大的两组反方向互连线的同时测试，并能够缩短FPGA器件的测试时间，且降低FPGA器件的测试成本。
-
Patent Agency Ranking
公开(公告)号：CN101413990B
公开(公告)日：2010-09-08
申请号：CN200810227979.0
申请日：2008-12-03
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列(FPGA)的测试方法，包括：获取现场可编程门阵列的初始设计网表和初始设计配置；采用逻辑函数的异或功能替换所述初始设计网表和初始设计配置的查找表单元的功能，得到初始测试网表和初始测试配置；基于可测性分析方法的预置规则，选择所述初始测试网表的观察节点，并获取测试网表和相应的测试向量；配置所述观察节点到所述初始测试配置的输出输入单元的输出端，得到测试配置；以及依据配置器件的激励信号，连接所述测试配置至配置器件，获得所述测试向量的输出逻辑值；分析所述输出逻辑值与所述测试向量的响应值，获得测试结果；该方法能够有效检测FPGA芯片在应用设计时所使用到的互连线的固定故障。
-
公开(公告)号：CN119067184A
公开(公告)日：2024-12-03
申请号：CN202310666999.2
申请日：2023-05-31
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464 , G06F15/78 , G06V10/82 , G06V10/94
Abstract: 本发明公开了一种移动端设备目标检测系统的低功耗低资源占用跨网络层数据流方法，并基于此数据流方法进行对应的目标检测系统的硬件结构设计。本发明设计的YOLOv2目标检测网络推理过程经过量化重构之后主要卷积层、尺度缩放层、最大池化层、重排序层的计算。本发明提出的移动端设备目标检测系统执行YOLOv2网络推理的流程为：输入特征图输入线性卷积层电路执行并行MAC计算，得到卷积输出特征图；将卷积输出特征图输入尺度缩放层电路进行尺度缩放操作；如果后续为最大池化层，将卷积输出特征图输入最大池化层电路的最大池化操作；如果后续为重排序层，将卷积输出特征图输入重排序层电路进行重排序操作；按照量化重构后的YOLO网络结构，重复上述以卷积层为中心的片上跨网络层执行，直到完成网络结构中所有网络层的计算。本发明通过采用多层次数据复用策略和多层次缓冲设计，最大化输入特征图和多通道卷积核权重在片内的数据复用，减少大量额外产生功耗和延迟的片外数据重载，将目标检测系统的功耗和片上内存资源占用降低至最低，相比于其他相关文献的工作更适用于硬件资源和功耗都极其受限的移动端设备。
-
公开(公告)号：CN116775129A
公开(公告)日：2023-09-19
申请号：CN202210230801.1
申请日：2022-03-08
Applicant: 北京大学
IPC: G06F9/38
Abstract: 本发明公开了一种SM3杂凑算法的硬件加速方法，具体是设计消息填充模块来完成对输入消息的填充和分组，设计同步FIFO模块解决消息填充分组和消息迭代压缩速率不一致的问题，设计压缩模块完成消息的扩展和迭代压缩。为提高杂凑算法执行效率，本发明将消息扩展和迭代压缩进行并行处理。通过组合逻辑复用的方法，将SM3算法中压缩函数的效率提高了一倍。本发明以较低的电路开销实现了一种高性能的SM3杂凑算法加速电路，在12nm工艺库下频率达到2.5GHZ，吞吐率达到2557.72GB/s，适用于SM3杂凑算法运算速度要求较高的应用场景。
-
公开(公告)号：CN116774971A
公开(公告)日：2023-09-19
申请号：CN202210230803.0
申请日：2022-03-08
Applicant: 北京大学
IPC: G06F7/72
Abstract: 本发明公开了一种模重复平方算法，并基于此算法开发了模重复平方运算电路。本发明设计的模重复平方算法主要包括平方运算、蒙哥马利约简、进位传播加法三个步骤；模重复平方运算电路主要由平方运算单元、蒙哥马利约简单元、进位传播加法器、计数器等组成。本文提出的模重复平方运算算法基本流程为：输入数据首先进行平方运算，得到冗余形式的平方运算结果；之后以冗余形式进行蒙哥马利约简运算；当达到次数的要求，进行进位传播加法得到非冗余形式的最终结果；否则以冗余形式继续执行上述步骤。本发明利用连续乘法运算和平方运算的数学特点，以较低的硬件开销有效降低了模重复平方运算的延迟，在一定程度上提高了相关密码算法的执行效率。
-
公开(公告)号：CN109802680B
公开(公告)日：2023-06-09
申请号：CN201811548958.9
申请日：2018-12-18
Applicant: 北京大学(天津滨海)新一代信息技术研究院
IPC: H03M1/46
Abstract: 本发明公开一种基于分数基准的电容阵列及模数转换器，基于分数基准的电容阵列包括参考电压缓冲器、第一信号输入端、第二信号输入端、第一电容阵列和第二电容阵列；第一电容阵列中所有电容的上极板分别与第一信号输入端及比较器的同相输入端连接；第二电容阵列中所有电容的上极板分别与第二信号输入端及比较器的反相输入端连接；参考电压缓冲器分别与第一电容阵列中所有电容的下极板及第二电容阵列中所有电容的下极板连接，为第一电容阵列及第二电容阵列提供第一基准电压及第二基准电压。本发明采用上极板采集信号，所有电容的下极板都连接到第一基准电压或第二基准电压，不需要引入额外的分数参考电压，参考电压缓冲器的设计难度低，结构简单。
-
-
-
-
-
-
-
-
-
Search Results
48
records
(took 0.021 seconds)
