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公开(公告)号：CN119067183A
公开(公告)日：2024-12-03
申请号：CN202310664369.1
申请日：2023-05-31
Applicant: 北京大学
Abstract: 本发明公开了一种基于张量处理的LSTM加速器计算单元的硬件结构。本发明设计的LSTM加速器计算单元主要包括矩阵向量乘法计算模块、Element‑wise计算模块以及激活函数模块。矩阵向量乘法计算模块采用新型脉动阵列结构，将乘法器与加法器分开，乘法器以树形拓扑形式连接。Element‑wise计算模块采用时分复用的方式，只需一个Sigmoid、一个Tanh、一个加法器和一个乘法器即可实现。激活函数模块中的Sigmoid和Tanh函数均采用分段线性函数逼近的方法实现。本发明根据LSTM神经网络模型中不同算子的计算特点进行针对性设计，有效降低了计算复杂度和内存消耗，节省了硬件资源，加速了LSTM网络模型的推理。
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公开(公告)号：CN101783687B
公开(公告)日：2013-06-12
申请号：CN200910077073.X
申请日：2009-01-19
Applicant: 北京大学
IPC: H03M3/02 , H03M1/10 , G01R31/3163
Abstract: 本发明涉及一种全数字的开关电容sigma-delta调制器可测性设计(DFT)方法，包括：根据已设计的待测sigma-delta调制器结构进行修改，在进行测试时，原始的输入端连接到Gnd；复用待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出(D0)与施加的数字激励(Ds)之差决定该反馈DAC的输出，并通过分析数字激励及量化器数字输出测得待测sigma-delta调制器的性能。本发明还提出一种对应的DFT电路。本发明的技术方案提供了一种全数字的开关电容sigma-delta调制器DFT方法，不需要采用昂贵的模拟激励源测试调制器，测试成本很低，测试时间较短，具有at-speed测试能力，能够有效地降低产品time-to-market时间。
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公开(公告)号：CN115001691A
公开(公告)日：2022-09-02
申请号：CN202210230802.6
申请日：2022-03-08
Applicant: 北京大学
IPC: H04L9/30
Abstract: 本发明公开了一种素数域下点乘运算的硬件快速实现方法，包括点乘控制模块、密钥k扫描模块、点初始化模块、点加倍点模块和Z坐标恢复与坐标转换模块。本发明采用雅克比坐标系下Z坐标共轭的蒙哥马利点乘算法，通过点初始化模块产生Z坐标共轭的两点作为Z坐标共轭的点加倍点的迭代输入，点加倍点模块在循环迭代时只计算出点加和倍点结果的X和Y坐标且Z坐标始终共轭，并且迭代过程中不调用素数域内最耗时的模逆运算，只调用模乘和模加减运算，通过Z坐标恢复与坐标转换模块得到仿射坐标系下的点乘结果。本发明点初始化模块和倍加倍点模块中间变量数据相关性小，适合两路模乘单元并行实现，可以进一步提高素数域下点乘运算的性能。
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公开(公告)号：CN119065634A
公开(公告)日：2024-12-03
申请号：CN202310666919.3
申请日：2023-05-31
Applicant: 北京大学
Abstract: 本发明实现了一种流水线含自校正因子的CORDIC算法协处理器硬件结构。CORDIC协处理器采用含自校正因子的CORDIC算法，算法通过对一个非恒定的缩放因子的迭代计算，并利用浮点乘法器实现更快的收敛，创新性地对该算法进行了流水线实现，并作为协处理器设计；设计解码单元用于微旋转的自适应选择，并使用一个全新的查找表；对浮点运算单元进行并行化设计提高了设计吞吐量，支持不同超越函数的乱序执行，以更快的速度完成三角函数、双曲函数、自然对数、平方根等多种超越函数的计算；本发明根据RISC‑V扩展指令，设计了各类超越函数的自定义扩展指令，完成了CORDIC协处理器的连接，实现了RISC‑V处理器对各类超越函数的计算，大大加快了RISC‑V处理器对三角函数等超越函数的计算速度。
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公开(公告)号：CN110442889A
公开(公告)日：2019-11-12
申请号：CN201810414241.9
申请日：2018-05-03
Applicant: 北京大学
Abstract: 本发明公开了一种基于PUF(物理不可克隆函数)和模糊处理的电路可信性设计方法。具体是在芯片设计过程中给原始电路添加额外的电路结构，使其具有防复制和抗木马攻击的能力。本发明涉及的额外添加的电路结构主要包括两个部分：第一部分是由FSM(有限状态机)和若干个PIU(Probability-Improving-Unit，即概率改善单元)组成的模糊电路；第二部分是由PUF和FSM组成的抗复制电路。通过共用一个FSM结构，本发明以较低的电路开销有效地解决了芯片生产过程中存在的非法复制、过量生产以及木马攻击等问题，是一种有效的电路可信性设计方法。
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Patent Agency Ranking
公开(公告)号：CN110414277A
公开(公告)日：2019-11-05
申请号：CN201810389087.4
申请日：2018-04-27
Applicant: 北京大学
IPC: G06F21/76
Abstract: 本发明涉及一种基于多特征参数的门级硬件木马检测方法，该方法主要包含两个部分：特征参数提取和数据处理。具体指在检测过程中提取门级网表的跳变概率、相关性、可控制性与可观察性这些特征参数，跳变概率反映电路节点的活跃程度，相关性反映节点之间的关联程度，可控制性与可观察性表明对节点控制与观察的难易程度。然后，根据不同参数特性设计不同的算法对正常节点和木马节点进行区分。该方法可提高门级网表硬件木马检测效果，通过多个特征参数反映电路中所有节点的情况，降低了在芯片设计阶段设计公司使用第三方提供的IP核引入恶意修改电路的硬件木马的可能性，因此能够普遍应用于门级硬件木马检测，具有较强的实用性。
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公开(公告)号：CN104954044A
公开(公告)日：2015-09-30
申请号：CN201410122885.2
申请日：2014-03-28
Applicant: 北京大学
IPC: H04B3/46
Abstract: 本发明公开了一种基于BIST(内建自测试)的高速串行IO接口抖动容限测试方法和电路。该电路主要由CDR电路模块、抖动注入模块和误码检测模组成。在高速串行IO接口接收端的CDR电路中加入抖动注入模块和误码检测模块，可实现接收端抖动容限的自测试，其中抖动注入模块包含Jitter Memory、相位内插器PI和PRBS(伪随机二进制序列)电路，用于产生包含抖动信息的测试序列；误码检测模块包括序列检测器(PRBS Checker)、XOR门和误码计数器(Error Detection)，用于检测误码并得到误码数。本发明基于BIST对接收端抖动容限进行自测试，可实现不同类型的抖动注入，如RJ(随机抖动)、PJ(周期抖动)、DCD(占空比失真)等，BIST电路实现简单，有效地缩短测试时间和降低测试成本，可应用于各种类型的高速串行IO接口电路，具有较强的实用性。
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公开(公告)号：CN119067184A
公开(公告)日：2024-12-03
申请号：CN202310666999.2
申请日：2023-05-31
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464 , G06F15/78 , G06V10/82 , G06V10/94
Abstract: 本发明公开了一种移动端设备目标检测系统的低功耗低资源占用跨网络层数据流方法，并基于此数据流方法进行对应的目标检测系统的硬件结构设计。本发明设计的YOLOv2目标检测网络推理过程经过量化重构之后主要卷积层、尺度缩放层、最大池化层、重排序层的计算。本发明提出的移动端设备目标检测系统执行YOLOv2网络推理的流程为：输入特征图输入线性卷积层电路执行并行MAC计算，得到卷积输出特征图；将卷积输出特征图输入尺度缩放层电路进行尺度缩放操作；如果后续为最大池化层，将卷积输出特征图输入最大池化层电路的最大池化操作；如果后续为重排序层，将卷积输出特征图输入重排序层电路进行重排序操作；按照量化重构后的YOLO网络结构，重复上述以卷积层为中心的片上跨网络层执行，直到完成网络结构中所有网络层的计算。本发明通过采用多层次数据复用策略和多层次缓冲设计，最大化输入特征图和多通道卷积核权重在片内的数据复用，减少大量额外产生功耗和延迟的片外数据重载，将目标检测系统的功耗和片上内存资源占用降低至最低，相比于其他相关文献的工作更适用于硬件资源和功耗都极其受限的移动端设备。
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公开(公告)号：CN110414277B
公开(公告)日：2021-08-03
申请号：CN201810389087.4
申请日：2018-04-27
Applicant: 北京大学
IPC: G06F21/76
Abstract: 本发明涉及一种基于多特征参数的门级硬件木马检测方法，该方法主要包含两个部分：特征参数提取和数据处理。具体指在检测过程中提取门级网表的跳变概率、相关性、可控制性与可观察性这些特征参数，跳变概率反映电路节点的活跃程度，相关性反映节点之间的关联程度，可控制性与可观察性表明对节点控制与观察的难易程度。然后，根据不同参数特性设计不同的算法对正常节点和木马节点进行区分。该方法可提高门级网表硬件木马检测效果，通过多个特征参数反映电路中所有节点的情况，降低了在芯片设计阶段设计公司使用第三方提供的IP核引入恶意修改电路的硬件木马的可能性，因此能够普遍应用于门级硬件木马检测，具有较强的实用性。
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公开(公告)号：CN110442889B
公开(公告)日：2021-07-09
申请号：CN201810414241.9
申请日：2018-05-03
Applicant: 北京大学
Abstract: 本发明公开了一种基于PUF(物理不可克隆函数)和模糊处理的电路可信性设计方法。具体是在芯片设计过程中给原始电路添加额外的电路结构，使其具有防复制和抗木马攻击的能力。本发明涉及的额外添加的电路结构主要包括两个部分：第一部分是由FSM(有限状态机)和若干个PIU(Probability‑Improving‑Unit，即概率改善单元)组成的模糊电路；第二部分是由PUF和FSM组成的抗复制电路。通过共用一个FSM结构，本发明以较低的电路开销有效地解决了芯片生产过程中存在的非法复制、过量生产以及木马攻击等问题，是一种有效的电路可信性设计方法。
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