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公开(公告)号：CN119067179A
公开(公告)日：2024-12-03
申请号：CN202310667189.9
申请日：2023-05-31
Applicant: 北京大学
Abstract: 本发明公开了一种基于切比雪夫插值多项式的S型激活函数算法及其硬件结构。本发明设计的S型激活函数算法分为非多项式计算区间判断、子区间判断及获取系数、多项式计算三个步骤。基于该算法四次多项式实现的硬件电路由区间过滤模块、函数前处理模块、查找表模块、幂级数模块、浮点乘模块、浮点加模块、函数后处理模块组成，在单精度下满足忠实舍入(误差小于1ULP)的要求。通过将整个单精度浮点区间根据S型激活函数的渐进特性区分为多项式计算区间和非多项式计算区间，节省了硬件开销，降低了计算延时。本发明提出了一种新型多项式计算区间的子区间划分方法，能够在满足精度要求的前提下尽可能地降低查找表的资源占用。基于该算法实现的硬件结构以较小硬件开销为代价，能够解决S型激活函数浮点计算精度过低的问题，进而提高神经网络计算的精度。
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公开(公告)号：CN119066308A
公开(公告)日：2024-12-03
申请号：CN202310664409.2
申请日：2023-05-31
Applicant: 北京大学
Abstract: 本发明公开了一种基于Vitis平台的定点可逆FFT高层次综合硬件加速器设计实现方法。本发明采用的FFT结构为split‑radix结构，该结构相比常用的基‑2和基‑4FFT算法具有最小的复杂度，同时保持着规律的迭代结构；为了实现定点FFT的可逆性，采用提升结构替代FFT计算过程中的蝴蝶结构，这种结构的应用可以将量化、舍入等操作施加在提升系数中而非节点值，可以保证算法的可逆性，同时无乘法近似进一步降低了算法复杂度；选择面向异构应用开发的Vitis平台构建硬件加速设计环境，该平台拥有高性能加速器卡，顶层具有AI推断智能生成优化应用，还可利用丰富的开发工具帮助开发者提高硬件设计效率；Vitis平台支持的高层次综合工具可以在软件层面进行代码结构优化，可直接将重构的软件代码智能映射为RTL语言，还可以针对不同模块进行不同性能指标的优化，相比传统FFT算法的FPGA开发效率更高；由此方法设计得到的FFT IP具有平台可重用、可移植性等特点，还可以应用于多场景的调用中，为其它开发者提供定点可逆FFT的功能IP；本发明充分发掘split‑radix整型可逆FFT算法的结构特性，创新性地提出基于Vitis平台的加速器卡对该算法进行高层次综合设计，得到的FFT算法IP核可以实现定点FFT算法的可逆性，同时该实现思路可以以更高的开发效率进行硬件加速器设计，以满足不同目标下的要求，突破传统方法开发基于FPGA开发FFT算法的瓶颈。
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公开(公告)号：CN111464286B
公开(公告)日：2021-08-06
申请号：CN201910065552.3
申请日：2019-01-22
Applicant: 北京大学
IPC: H04L9/06
Abstract: 本发明涉及一种基于密钥门位置选择的逻辑加密防御方法，该方法主要包含两个部分：数据预处理和密钥门位置加密算法。具体指在加密过程中，先经由数据预处理的方式将密钥门位置标记并将延迟过长的路径剔除，接着，采用二阶段加密算法，做密钥门和主导门位置的植入。最终计算汉明距离和面积开销以评估加密电路的安全标准。该方法可提高门级网表加密效果，通过主导门植入算法使汉明距离大于50％，最大化输出模糊性，并可抵御密钥敏化攻击，同時降低面积开销，综合提升逻辑加密的安全评估要求，降低了芯片设计阶段IC盗窃、IP盗版的问题，其保护电路可有效防止设计信息被恶意窃取，因此能够普遍应用于逻辑加密，具有较强的实用性。
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公开(公告)号：CN112685800A
公开(公告)日：2021-04-20
申请号：CN201911008728.8
申请日：2019-10-17
Applicant: 北京大学
IPC: G06F21/76
Abstract: 本发明公开了一种基于时间窗自比较的硬件木马检测方法，该方法主要包含三个部分：对待测电路时间窗区间电流数据叠加自比较，对选取电流结果进行数据后处理以及无金模型检测方法的实现。基于时间窗自比较的检测方法，其原理是利用了不同芯片之间工艺角不同，但同一块芯片工艺角相同的特点，通过选取同一块芯片的瞬态电流在相同电路状态下，不同时间窗区间的电流数值进行比较分析，可以有效克服工艺波动的影响。另外，本发明还利用马氏距离的优点将时间窗电流结果通过马氏距离进行数据后处理，增加硬件木马对电路旁路参数影响的区分度，进一步提高木马检测灵敏度。最后，本发明可以在没有金模型基准电路作参考的情况下实现木马检测，解决木马检测过程中对金模型参考电路过于依赖的问题，提高了木马检测效率。
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公开(公告)号：CN102663185A
公开(公告)日：2012-09-12
申请号：CN201210099632.9
申请日：2012-04-06
Applicant: 北京大学
CPC classification number: Y02T10/82
Abstract: 本发明公开了一种基于模糊处理的抗硬件木马(Hardware Trojan)电路设计方法，该方法主要包括两个部分：第一部分是一个有限状态机FSM；第二部分是修改了D触发器结构的原始电路——利用D触发器的Q和非Q端，把它们连接入一个多路选择器MUX，而MUX的控制端信号来自FSM。本发明在电路中添加了有限状态机，一方面增加了电路可以达到的状态；另一方面使攻击者无法获取电路正常工作模式的信息，而只能够基于模糊模式添加木马，这些木马能够在电路测试的过程中被检测出来。相比现有技术，本发明增强了对电路正常工作模式的保护程度，使恶意方难以添加有效的木马，并使添加的木马更加容易被检测。
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Patent Agency Ranking
公开(公告)号：CN102621477A
公开(公告)日：2012-08-01
申请号：CN201210072638.7
申请日：2012-03-19
Applicant: 北京大学
IPC: G01R31/28
Abstract: 本发明公开了一种基于归一化延迟概率分布的小延迟缺陷测试方法，该方法包含三个部分：N-detect ATPG生成，归一化延迟概率计算和测试向量选取以及Top-off ATPG生成。本发明利用常规自动测试向量生成(ATPG)工具的N-detect测试向量源，考虑了工艺波动和工艺匹配等问题，选取归一化概率值最大的测试向量组成新的测试向量集，用来检测小延迟缺陷，提高由工艺波动和工艺匹配等引起的小延迟缺陷测试的有效性。相比于现有技术，本发明不仅可降低测试向量规模，而且可提高小延迟缺陷测试的有效性。
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公开(公告)号：CN101581762B
公开(公告)日：2011-06-08
申请号：CN200910083717.6
申请日：2009-05-07
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3177
Abstract: 本发明涉及一种面向应用的FPGA的延迟故障测试方法，该方法包括步骤：将所有关键路径按照逻辑级数排序；以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于该关键路径的路径中选取第二被测路径构成测试二叉树；将构成测试二叉树的所有被测路径的LUT配置函数修改为MUX逻辑函数；将BIST电路与被测电路相连，并修改网表；将修改后的同时包含BIST电路和被测电路的网表重新利用设计工具读取并下载，检测是否有延迟故障存在；重复上述步骤，直至所有关键路径均被覆盖，完成测试。本发明在不改变原始设计使用逻辑单元的情况下、对FPGA设计所使用到的逻辑类型不加限制的前提下，达到了更高的故障覆盖率。
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公开(公告)号：CN101783687A
公开(公告)日：2010-07-21
申请号：CN200910077073.X
申请日：2009-01-19
Applicant: 北京大学
IPC: H03M3/02 , H03M1/10 , G01R31/3163
Abstract: 本发明涉及一种全数字的开关电容sigma-delta调制器可测性设计(DFT)方法，包括：根据已设计的待测sigma-delta调制器结构进行修改，在进行测试时，原始的输入端连接到Gnd；复用待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出(D0)与施加的数字激励(Ds)之差决定该反馈DAC的输出，并通过分析数字激励及量化器数字输出测得待测sigma-delta调制器的性能。本发明还提出一种对应的DFT电路。本发明的技术方案提供了一种全数字的开关电容sigma-delta调制器DFT方法，不需要采用昂贵的模拟激励源测试调制器，测试成本很低，测试时间较短，具有at-speed测试能力，能够有效地降低产品time-to-market时间。
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公开(公告)号：CN101413990A
公开(公告)日：2009-04-22
申请号：CN200810227979.0
申请日：2008-12-03
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列(FPGA)的测试方法，包括：获取现场可编程门阵列的初始设计网表和初始设计配置；采用逻辑函数的异或功能替换所述初始设计网表和初始设计配置的查找表单元的功能，得到初始测试网表和初始测试配置；基于可测性分析方法的预置规则，选择所述初始测试网表的观察节点，并获取测试网表和相应的测试向量；配置所述观察节点到所述初始测试配置的输出输入单元的输出端，得到测试配置；以及依据配置器件的激励信号，连接所述测试配置至配置器件，获得所述测试向量的输出逻辑值；分析所述输出逻辑值与所述测试向量的响应值，获得测试结果；该方法能够有效检测FPGA芯片在应用设计时所使用到的互连线的固定故障。
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公开(公告)号：CN119065634A
公开(公告)日：2024-12-03
申请号：CN202310666919.3
申请日：2023-05-31
Applicant: 北京大学
Abstract: 本发明实现了一种流水线含自校正因子的CORDIC算法协处理器硬件结构。CORDIC协处理器采用含自校正因子的CORDIC算法，算法通过对一个非恒定的缩放因子的迭代计算，并利用浮点乘法器实现更快的收敛，创新性地对该算法进行了流水线实现，并作为协处理器设计；设计解码单元用于微旋转的自适应选择，并使用一个全新的查找表；对浮点运算单元进行并行化设计提高了设计吞吐量，支持不同超越函数的乱序执行，以更快的速度完成三角函数、双曲函数、自然对数、平方根等多种超越函数的计算；本发明根据RISC‑V扩展指令，设计了各类超越函数的自定义扩展指令，完成了CORDIC协处理器的连接，实现了RISC‑V处理器对各类超越函数的计算，大大加快了RISC‑V处理器对三角函数等超越函数的计算速度。
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