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公开(公告)号：CN101464494B
公开(公告)日：2011-03-23
申请号：CN200910077072.5
申请日：2009-01-19
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列器件中使用的互连线测试电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个所述向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路，本发明的内建自测试电路在寄存器数量不变时，能够实现位宽更大的两组反方向互连线的同时测试，并能够缩短FPGA器件的测试时间，且降低FPGA器件的测试成本。
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Patent Agency Ranking
公开(公告)号：CN101413990B
公开(公告)日：2010-09-08
申请号：CN200810227979.0
申请日：2008-12-03
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列(FPGA)的测试方法，包括：获取现场可编程门阵列的初始设计网表和初始设计配置；采用逻辑函数的异或功能替换所述初始设计网表和初始设计配置的查找表单元的功能，得到初始测试网表和初始测试配置；基于可测性分析方法的预置规则，选择所述初始测试网表的观察节点，并获取测试网表和相应的测试向量；配置所述观察节点到所述初始测试配置的输出输入单元的输出端，得到测试配置；以及依据配置器件的激励信号，连接所述测试配置至配置器件，获得所述测试向量的输出逻辑值；分析所述输出逻辑值与所述测试向量的响应值，获得测试结果；该方法能够有效检测FPGA芯片在应用设计时所使用到的互连线的固定故障。
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公开(公告)号：CN101581762B
公开(公告)日：2011-06-08
申请号：CN200910083717.6
申请日：2009-05-07
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3177
Abstract: 本发明涉及一种面向应用的FPGA的延迟故障测试方法，该方法包括步骤：将所有关键路径按照逻辑级数排序；以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于该关键路径的路径中选取第二被测路径构成测试二叉树；将构成测试二叉树的所有被测路径的LUT配置函数修改为MUX逻辑函数；将BIST电路与被测电路相连，并修改网表；将修改后的同时包含BIST电路和被测电路的网表重新利用设计工具读取并下载，检测是否有延迟故障存在；重复上述步骤，直至所有关键路径均被覆盖，完成测试。本发明在不改变原始设计使用逻辑单元的情况下、对FPGA设计所使用到的逻辑类型不加限制的前提下，达到了更高的故障覆盖率。
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公开(公告)号：CN101413990A
公开(公告)日：2009-04-22
申请号：CN200810227979.0
申请日：2008-12-03
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列(FPGA)的测试方法，包括：获取现场可编程门阵列的初始设计网表和初始设计配置；采用逻辑函数的异或功能替换所述初始设计网表和初始设计配置的查找表单元的功能，得到初始测试网表和初始测试配置；基于可测性分析方法的预置规则，选择所述初始测试网表的观察节点，并获取测试网表和相应的测试向量；配置所述观察节点到所述初始测试配置的输出输入单元的输出端，得到测试配置；以及依据配置器件的激励信号，连接所述测试配置至配置器件，获得所述测试向量的输出逻辑值；分析所述输出逻辑值与所述测试向量的响应值，获得测试结果；该方法能够有效检测FPGA芯片在应用设计时所使用到的互连线的固定故障。
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公开(公告)号：CN101464494A
公开(公告)日：2009-06-24
申请号：CN200910077072.5
申请日：2009-01-19
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列器件中使用的互连线测试电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个所述向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路，本发明的内建自测试电路在寄存器数量不变时，能够实现位宽更大的两组反方向互连线的同时测试，并能够缩短FPGA器件的测试时间，且降低FPGA器件的测试成本。
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公开(公告)号：CN101581762A
公开(公告)日：2009-11-18
申请号：CN200910083717.6
申请日：2009-05-07
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3177
Abstract: 本发明涉及一种面向应用的FPGA的延迟故障测试方法，该方法包括步骤：将所有关键路径按照逻辑级数排序；以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于该关键路径的路径中选取第二被测路径构成测试二叉树；将构成测试二叉树的所有被测路径的LUT配置函数修改为MUX逻辑函数；将BIST电路与被测电路相连，并修改网表；将修改后的同时包含BIST电路和被测电路的网表重新利用设计工具读取并下载，检测是否有延迟故障存在；重复上述步骤，直至所有关键路径均被覆盖，完成测试。本发明在不改变原始设计使用逻辑单元的情况下、对FPGA设计所使用到的逻辑类型不加限制的前提下，达到了更高的故障覆盖率。
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