公开(公告)号：CN101581762A

公开(公告)日：2009-11-18

申请号：CN200910083717.6

申请日：2009-05-07

Applicant: 北京大学

Inventor： 冯建华 ,  孙博韬 ,  林腾 ,  徐文华

IPC: G01R31/317 ,  G01R31/3177

Abstract: 本发明涉及一种面向应用的FPGA的延迟故障测试方法，该方法包括步骤：将所有关键路径按照逻辑级数排序；以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于该关键路径的路径中选取第二被测路径构成测试二叉树；将构成测试二叉树的所有被测路径的LUT配置函数修改为MUX逻辑函数；将BIST电路与被测电路相连，并修改网表；将修改后的同时包含BIST电路和被测电路的网表重新利用设计工具读取并下载，检测是否有延迟故障存在；重复上述步骤，直至所有关键路径均被覆盖，完成测试。本发明在不改变原始设计使用逻辑单元的情况下、对FPGA设计所使用到的逻辑类型不加限制的前提下，达到了更高的故障覆盖率。

公开(公告)号：CN101581762B

公开(公告)日：2011-06-08

申请号：CN200910083717.6

申请日：2009-05-07

Applicant: 北京大学

Inventor： 冯建华 ,  孙博韬 ,  林腾 ,  徐文华

IPC: G01R31/317 ,  G01R31/3177

Abstract: 本发明涉及一种面向应用的FPGA的延迟故障测试方法，该方法包括步骤：将所有关键路径按照逻辑级数排序；以逻辑级数最高的关键路径的终端寄存器为根节点，从所有终端为该寄存器、子节点不属于该关键路径的路径中选取第二被测路径构成测试二叉树；将构成测试二叉树的所有被测路径的LUT配置函数修改为MUX逻辑函数；将BIST电路与被测电路相连，并修改网表；将修改后的同时包含BIST电路和被测电路的网表重新利用设计工具读取并下载，检测是否有延迟故障存在；重复上述步骤，直至所有关键路径均被覆盖，完成测试。本发明在不改变原始设计使用逻辑单元的情况下、对FPGA设计所使用到的逻辑类型不加限制的前提下，达到了更高的故障覆盖率。