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公开(公告)号：CN103730345A
公开(公告)日：2014-04-16
申请号：CN201210393040.8
申请日：2012-10-16
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/336
Abstract: 本发明提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，依次形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
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公开(公告)号：CN120018549A
公开(公告)日：2025-05-16
申请号：CN202411940715.5
申请日：2024-12-26
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明提供了一种半导体器件及其制备方法，该半导体器件包括：源极层、漏极层、沟道层和栅极结构；所述沟道层环绕所述栅极结构；所述栅极结构包括：栅极层以及围绕所述栅极层的铁电材料层和栅介质层；所述源极层和漏极层分别位于沟道层的两侧；所述源极层与沟道层之间具有金属硅化物层，所述漏极层与沟道层之间具有金属硅化物层。本发明的半导体器件通过引入铁电材料，得到的非易失性动态随机存储器可以解决当前动态随机存储器的存储密度和能耗问题，能够实现高密度高能效存储；此外，本发明的制备工艺中，采用金属诱导形成环绕栅极的沟道结构，实现了可晶圆级三维集成，与传统半导体工艺相比较，集成密度高且成本低，具有广泛的应用前景。
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公开(公告)号：CN119907285A
公开(公告)日：2025-04-29
申请号：CN202411940713.6
申请日：2024-12-26
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及半导体技术领域，尤其是涉及一种堆叠多晶或类单晶纳米片器件及其制备方法，包括以下步骤：在衬底上形成多层堆叠纳米片结构；通过光刻与刻蚀工艺，定义有源区，并形成栅结构；在栅结构的一侧刻蚀出金属诱导窗口，通过金属诱导多层堆叠非晶纳米片晶化成多晶或类单晶纳米片沟道；在栅结构的另一侧刻蚀出接触孔，并形成第二级硅化物；通过互连通孔工艺，完成堆叠多晶或类单晶纳米片器件的集成。本发明不仅简化了传统外延工艺的复杂性，降低了生产成本，还有效解决了寄生沟道效应的问题，为先进制程节点下高性能晶体管的制造提供了一种切实可行的解决方案。
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公开(公告)号：CN109671780B
公开(公告)日：2023-06-16
申请号：CN201811436193.X
申请日：2018-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/47 , H01L21/336
Abstract: 本发明提供了一种肖特基势垒晶体管及其制备方法。该肖特基势垒晶体管包括衬底以及位于衬底上的栅极结构，肖特基势垒晶体管还包括：沟道区，位于与栅极结构对应的衬底表面上，沟道区包括第一金属硅化物层；源漏区，包括位于沟道区两侧的第二金属硅化物层和第三金属硅化物层，第二金属硅化物层位于衬底中，第三金属硅化物层位于与第二金属硅化物层对应的衬底表面，且第二金属硅化物层的功函数小于第三金属硅化物层的功函数。该肖特基势垒晶体管具有高迁移率沟道，从而能够提升器件开态电流，且还能够减小晶体管的关态电流，从而提升了器件的电流开关比。
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公开(公告)号：CN110931361B
公开(公告)日：2023-03-14
申请号：CN201911192847.3
申请日：2019-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/45
Abstract: 本发明公开了一种MOS器件、制造方法、集成电路及电子设备，方法包括：在衬底的源/漏区表面形成第一金属层，以使所述第一金属向所述源/漏区扩散形成过渡层；其中，如果所述MOS器件为PMOS器件，则所述第一金属为高功函数金属，如果所述MOS器件为NMOS器件，则所述第一金属为低功函数金属；去除所述第一金属层，保留所述源/漏区表面的过渡层；在所述过渡层表面形成第二金属层；热处理使所述过渡层中的第一金属与所述衬底材料反应形成第一金属化合物。本发明提供的器件和方法，用以解决现有技术中MOS器件源漏接触电阻率高的技术问题。提供了一种性能较优的MOS器件。
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Patent Agency Ranking
公开(公告)号：CN113053804B
公开(公告)日：2023-02-21
申请号：CN202110261450.6
申请日：2021-03-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/768
Abstract: 本发明涉及一种钨复合膜层及其生长方法、单片3DIC，属于半导体制造技术领域，解决了现有方法生长的钨应力大，导致单晶硅层起皱的问题。钨复合膜层位于半导体衬底上，包括靠近半导体衬底侧的第一膜层和远离半导体衬底侧的第二膜层；第一膜层和第二膜层的应力方向相反；第一膜层的应力为压应力，第二膜层的应力为张应力；第一膜层包括多个膜层。钨复合膜层的生长方法，包括：在半导体衬底上生长第一膜层；在第一膜层上生长与第一膜层的应力方向相反的第二膜层本发明实现了钨复合膜层的低应力化。
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公开(公告)号：CN111463133B
公开(公告)日：2023-01-17
申请号：CN202010309345.0
申请日：2020-04-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/16 , H01L29/417 , H01L29/78
Abstract: 一种Ge基NMOS晶体管及其制作方法，其中制作方法包括：在Ge基衬底上形成栅堆叠；在Ge基衬底内形成有源区，该有源区包括位于栅堆叠两侧的源区和漏区；在源区和漏区上形成第一金属层；对第一金属层进行氧化处理形成介质层叠层，该介质层叠层包括第一介质层和第二介质层，其中第一介质层为Ge的氧化物，用于钝化源区和漏区的表面态；第二介质层为第一金属层的氧化物，用于抑制金属诱导带隙态；在介质层叠层上形成第二金属层。通过设置介质层叠层实现了较好的解钉扎作用，基于氧化处理的方式相较于直接制备金属氧化物的方式而言，在Ge界面处引入的氧浓度更高，有利于降低接触势垒，并且具有更高的稳定性，利于降低表面态。
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公开(公告)号：CN111129126B
公开(公告)日：2022-09-16
申请号：CN201911302446.9
申请日：2019-12-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/43 , H01L29/47 , H01L29/06 , H01L29/80 , H01L21/28 , H01L21/337
Abstract: 本发明公开了一种肖特基势垒晶体管，包括：衬底；沟道区设置在衬底上方；源/漏区设置在衬底上方且同时设置在沟道区相对应的两侧；异质栅结构设置在沟道区远离衬底的一侧的上方，异质栅结构包括漏端栅和源端栅，漏端栅包括氧化层和多晶硅层；源端栅包括L型结构的栅介质层和金属栅层，栅介质层的一端面设置在沟道区上方，另一端面与漏端栅相邻接，金属栅层设置在栅介质层的L型结构内；侧墙包覆设置于异质栅结构的表面；杂质分凝区设置在源/漏区与沟道区界面处。同时还提供了一种肖特基势垒晶体管的制备方法。该方案集成异质栅、高迁移率沟道以及杂质分凝区有效提升器件开态电流，减弱器件的短沟道效应，增大器件的电流开关比，改善双极特性。
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公开(公告)号：CN110634868B
公开(公告)日：2021-09-14
申请号：CN201910869592.3
申请日：2019-09-16
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L29/16
Abstract: 本发明公开了一种Ge基CMOS晶体管制备方法，包括步骤：提供Ge衬底；在Ge衬底上形成栅堆叠，以及在栅堆叠的两侧分别形成第一源/漏区和第二源/漏区，以分别形成NMOS和PMOS晶体管；分别对NMOS和PMOS晶体管进行注入处理，并在注入处理后，对NMOS和PMOS晶体管进行退火处理；循环上述注入处理和退火处理若干次；在NMOS晶体管上，依次形成第一金属氧化物层和第一金属层；并在PMOS晶体管上，形成材料层；其中，材料层包括第二金属氧化物层和第二金属层，或第二金属层；在NMOS晶体管上的第一金属层包围的区域内，填充第三金属层；在PMOS晶体管上的材料层包围的区域内，填充第三金属层。本发明提供的Ge基CMOS晶体管制备方法，降低CMOS晶体管源漏接触电阻，提升CMOS晶体管的性能。
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公开(公告)号：CN110634866B
公开(公告)日：2021-09-14
申请号：CN201910837294.6
申请日：2019-09-05
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L29/08 , H01L21/8238
Abstract: 本发明公开了一种CMOS晶体管，包括衬底，以及在衬底上形成的PMOS晶体管和NMOS晶体管；其中，PMOS晶体管和NMOS晶体管均包括：依次叠置在衬底上的第一源/漏区、沟道区和第二源/漏区；绕沟道区的至少部分外围形成的栅堆叠；叠置在第一源/漏区和第二源/漏区上的掺杂层，依次叠置在掺杂层上的金属硅化物层和第一金属层，以及形成在第一金属层两侧的第二金属层。本发明提供的CMOS晶体管在对应的第一源/漏区和第二源/漏区表面均叠置有掺杂层，其中，NMOS晶体管对应的掺杂层内掺杂有高浓度的P或As，PMOS晶体管对应的掺杂层内掺杂有高浓度的B，能够有效降低源漏接触电阻，从而提高器件性能。同时，本发明还提供一种CMOS晶体管的制备方法，以及一种电子设备。
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