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公开(公告)号：CN107888171A
公开(公告)日：2018-04-06
申请号：CN201711136587.9
申请日：2017-11-16
Applicant: 上海北京大学微电子研究院
IPC: H03K5/22
CPC classification number: H03K5/22
Abstract: 本发明公开了一种属于模拟集成电路领域的高速低回踢噪声动态比较器。其结构包括：预放大级、抑制回踢噪声的电流补偿支路、由N沟道晶体管和P沟道晶体管交叉耦合单元构成的正反馈再生级、预放大级与正反馈再生级之间的电流控制单元、复位控制单元、失调校准单元以及反相器输出驱动级。抑制回踢噪声的两条电流补偿支路对主通路的电流衰减进行补偿，保证输入对管工作电流恒定，从而抑制回踢噪声对输入信号的影响，进而可以增大输入对管的尺寸，减少失调电压，增加响应速度。本发明相对于传统的比较器，满足高速低功耗要求，并展现了出色的回踢噪声抑制能力。
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公开(公告)号：CN107547326A
公开(公告)日：2018-01-05
申请号：CN201610461425.1
申请日：2016-06-23
Applicant: 上海北京大学微电子研究院
IPC: H04L12/40
Abstract: 本发明公开了一种基于FPGA的控制器局域网IP核。所述控制器局域网IP核在FPGA上实现。本发明提供的控制器局域网IP核，具有三种接口方式，接收数据采用接收FIFO（先进先出）设计，使控制器局域网控制器在被微处理器在读取数据的同时接收来自总线上的数据。本发明的控制器局域网IP核包括接口管理单元，错误管理逻辑，位时序逻辑，位流处理器，验收滤波，接收FIFO，发送缓冲器。将专用的芯片实现功能设计成IP核，便于在嵌入式系统设计中移植，节约电路板面积，降低成本，可移植性强；可根具实际需要对引脚和接口进行修改，便于与微控制器IP集成，缩短系统开发时间。
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公开(公告)号：CN107545076A
公开(公告)日：2018-01-05
申请号：CN201610460308.3
申请日：2016-06-23
Applicant: 上海北京大学微电子研究院
IPC: G06F17/50
Abstract: 本发明对于高压超结MOS器件终端仿真，提出一种等效仿真方法。其特点是：提出一种等效模型仿真方法，由与原器件终端沟槽等距等宽度的PN结堆叠组成，并且各部分参杂种类和浓度相同，利用其可以大致模拟出原终端横向的崩溃电压。其好处在于：能较快找到符合要求终端的大致结构，等效结构简单，仿真程序简单，仿真速度快，节约时间。
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公开(公告)号：CN107544013A
公开(公告)日：2018-01-05
申请号：CN201610469534.8
申请日：2016-06-24
Applicant: 上海北京大学微电子研究院
IPC: G01R31/28
Abstract: 本发明提出的AEC-Q100复合应力测试机，是将加速环境应力测试、加速寿命模拟测试和封装凹陷整合测试结合在一起的一种AEC-Q100复合应力测试机。在测试过程中，只需要一台测试设备，就可以同时测试多种应力测试，测量、操作方法比较简单,由于多种应力测试同时经行，耗费时间也同时减小。测试结果能同时反映芯片实际不同的受力情况,是进行集成电路应力测量的有力工具。
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公开(公告)号：CN107462752A
公开(公告)日：2017-12-12
申请号：CN201610390501.4
申请日：2016-06-06
Applicant: 上海北京大学微电子研究院
IPC: G01R1/28
CPC classification number: G01R1/28
Abstract: 本发明提出一种用于ESD测试的人体放电模型（HBM）信号发生电路，以提高产生激励波形的质量。该结构包括：直流高压电源、继电器、高压滤波器、电阻电容、外接测试设备组成。直流高压电源串接一个限流电阻，再接继电器，继电器一端接电容器，电容器接地构成回路，一端接1.5KΩ电阻，再接测试设备，最后接地构成回路。本发明提出的HBM信号发生电路是在传统的HBM测试电路中添加高压滤波器。用来减小HBM测试机台产生的激励波形存在杂波的幅度，或激励波形产生畸变的情况，使产生的激励失真波形更加平滑，与标准的激励波形更加符合，更加准确的给出ESD测试结果。
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Patent Agency Ranking
公开(公告)号：CN105097923A
公开(公告)日：2015-11-25
申请号：CN201410216637.4
申请日：2014-05-22
Applicant: 上海北京大学微电子研究院
Abstract: 本发明公开了提出一种新的双埋层并且双埋层都具有双面界面电荷岛结构，双埋层的双面界面电荷岛处于交叉状态的SOI高压器件。该结构在SOI器件上下介质层上下界面分别注入形成一系列等距的高浓度N+区及P+区。由于上下介质层的电场分析相似，以上介质层为例分析，器件外加高压时，纵向电场所形成的反型电荷将被未耗尽n+区内高浓度的电离施主束缚在介质层上界面，同时在下界面积累感应电子。引入的界面电荷对介质层电场(E，)产生附加增强场(△E，)，使介质层承受更高耐压，同时对顶层硅电场(ES)产生附加削弱场(△艮)，避免在硅层提前击穿，从而有效提高器件的击穿电N(BV)。详细研究DCISOI工作机理及相关结构参数对击穿电压的影响，在5μm介质层、1μm顶层硅上仿真获得825V高耐压，较常规结构提高284.4％，其中，附加场△E，和AEs分别达到725.5V／tm和34V／um。
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公开(公告)号：CN105097920A
公开(公告)日：2015-11-25
申请号：CN201410216630.2
申请日：2014-05-22
Applicant: 上海北京大学微电子研究院
Abstract: 本发明公开了一种新的可用于集成电路的具有阶梯形屏蔽槽耐压结构及双漏极结构的SOI高压金属氧化物半导体场效应管器件，本发明公开了一种新型SOI高压器件的结构，器件在使用场板技术、表面P降场层的双RESURF技术来提高横向击穿电压的同时；其特征在于：此器件具有双漏电极，增加了耗尽区与漏区的面积，减弱了横向电常，提高了横向击穿电压；对于器件的纵向耐压，器件通过在Si和埋层Si02界面上形成了阶梯形的屏蔽槽的结构来解决。
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公开(公告)号：CN105097823A
公开(公告)日：2015-11-25
申请号：CN201410216653.3
申请日：2014-05-22
Applicant: 上海北京大学微电子研究院
IPC: H01L27/12
Abstract: 本发明公开了双垂直窗三埋层的SOI高压器件结构，器件结构如图1所示，该结构的埋层包含三层氧化层，两个窗不与埋层平行或者第一埋层与第二埋层不在同一平面上，第一层与第三层通过二氧化硅相连。第一层第二层埋氧层与第三层埋氧层之间填充多晶硅。该方法通过增强第三层埋氧层的电场，同时第一第二埋氧层的硅窗口可以调制漂移区电场来提高纵向击穿电压。
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公开(公告)号：CN105097798A
公开(公告)日：2015-11-25
申请号：CN201410216652.9
申请日：2014-05-22
Applicant: 上海北京大学微电子研究院
Abstract: 本发明提供一种用于集成电路ESD保护的双向可控硅静电保护器件及系统。该ESD保护器件为2端口（A和K）的SCR器件，由结构包含五层（N1P2N3P4N5）结构中包含一个PNP三极管和2个NPN三极管，以及其中的串联寄生电阻。器件中间包含两个内建的NMOS管器件来降低器件的开启电压。使用该器件的全新篇静电保护系统较传统使用单向静电保护器件的系统相比在每个I/O管脚只需要使用一半数目的静电保护器件：在输入端或输出端分别只有两个该类型器件分别连接电源端和地端，从而完成被保护电路的全芯片静电保护。
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