公开(公告)号：CN105093004A

公开(公告)日：2015-11-25

申请号：CN201410216907.1

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  陈光 ,  徐帆 ,  程玉华

IPC: G01R31/00

Abstract: 本发明提供了双缆传输线脉冲测试系统，我们通过TLP（TransmissionLinePulse）测试系统的开发，利用短脉冲方波模拟真实的静电放电模式，来实现定量地进行ESD保护电路的性能特性评价的目标。以提高加载到被测器件两端的测试能量，并可以提高测试结果的精确性。其中所述传输线脉冲测试系统，包括电压充放电的传输线部分，此外还包括用于匹配系统阻抗，消减反射脉冲波形的衰减滤波电路结构；该系统还包括用以评估器件内部损坏的漏电流测试部分。其中所述衰减器部分采用异阻式衰减器设计方法，用以匹配前后阻抗的变化；滤波器设计部分采用巴塞尔滤波器，用以实现波形边沿整形，几乎没有过冲现象。

公开(公告)号：CN105097923A

公开(公告)日：2015-11-25

申请号：CN201410216637.4

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  郑辉 ,  徐帆 ,  程玉华

IPC: H01L29/78 ,  H01L29/36

Abstract: 本发明公开了提出一种新的双埋层并且双埋层都具有双面界面电荷岛结构，双埋层的双面界面电荷岛处于交叉状态的SOI高压器件。该结构在SOI器件上下介质层上下界面分别注入形成一系列等距的高浓度N+区及P+区。由于上下介质层的电场分析相似，以上介质层为例分析，器件外加高压时，纵向电场所形成的反型电荷将被未耗尽n+区内高浓度的电离施主束缚在介质层上界面，同时在下界面积累感应电子。引入的界面电荷对介质层电场(E，)产生附加增强场(△E，)，使介质层承受更高耐压，同时对顶层硅电场(ES)产生附加削弱场(△艮)，避免在硅层提前击穿，从而有效提高器件的击穿电N(BV)。详细研究DCISOI工作机理及相关结构参数对击穿电压的影响，在5μm介质层、1μm顶层硅上仿真获得825V高耐压，较常规结构提高284.4％，其中，附加场△E，和AEs分别达到725.5V／tm和34V／um。

公开(公告)号：CN105097920A

公开(公告)日：2015-11-25

申请号：CN201410216630.2

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  曲凯 ,  徐帆 ,  程玉华

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08

Abstract: 本发明公开了一种新的可用于集成电路的具有阶梯形屏蔽槽耐压结构及双漏极结构的SOI高压金属氧化物半导体场效应管器件，本发明公开了一种新型SOI高压器件的结构，器件在使用场板技术、表面P降场层的双RESURF技术来提高横向击穿电压的同时；其特征在于：此器件具有双漏电极，增加了耗尽区与漏区的面积，减弱了横向电常，提高了横向击穿电压；对于器件的纵向耐压，器件通过在Si和埋层Si02界面上形成了阶梯形的屏蔽槽的结构来解决。

公开(公告)号：CN105097823A

公开(公告)日：2015-11-25

申请号：CN201410216653.3

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  邵兴 ,  徐帆 ,  程玉华

IPC: H01L27/12

Abstract: 本发明公开了双垂直窗三埋层的SOI高压器件结构，器件结构如图1所示，该结构的埋层包含三层氧化层，两个窗不与埋层平行或者第一埋层与第二埋层不在同一平面上，第一层与第三层通过二氧化硅相连。第一层第二层埋氧层与第三层埋氧层之间填充多晶硅。该方法通过增强第三层埋氧层的电场，同时第一第二埋氧层的硅窗口可以调制漂移区电场来提高纵向击穿电压。

公开(公告)号：CN105097798A

公开(公告)日：2015-11-25

申请号：CN201410216652.9

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  施子涛 ,  徐帆 ,  程玉华

IPC: H01L27/02 ,  H01L23/60

Abstract: 本发明提供一种用于集成电路ESD保护的双向可控硅静电保护器件及系统。该ESD保护器件为2端口（A和K）的SCR器件，由结构包含五层（N1P2N3P4N5）结构中包含一个PNP三极管和2个NPN三极管，以及其中的串联寄生电阻。器件中间包含两个内建的NMOS管器件来降低器件的开启电压。使用该器件的全新篇静电保护系统较传统使用单向静电保护器件的系统相比在每个I/O管脚只需要使用一半数目的静电保护器件：在输入端或输出端分别只有两个该类型器件分别连接电源端和地端，从而完成被保护电路的全芯片静电保护。

公开(公告)号：CN105095550A

公开(公告)日：2015-11-25

申请号：CN201410216636.X

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  熊涛 ,  徐帆 ,  程玉华

IPC: G06F17/50

Abstract: 本发明提供了大尺寸匹配晶体管参数化模块单元，以提高绘制版图的效率，改善版图的稳定性，其中所述的带参数的大尺寸匹配晶体管模块单元，由两个固定匹配连接关系的晶体管组成。

公开(公告)号：CN105095549A

公开(公告)日：2015-11-25

申请号：CN201410216635.5

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  熊涛 ,  徐帆 ,  程玉华

IPC: G06F17/50

Abstract: 本发明提供了小尺寸匹配晶体管参数化模块单元，以提高绘制版图的效率，改善版图的稳定性，其中所述的带参数的小尺寸匹配晶体管模块单元，由两个固定匹配连接关系的晶体管组成。

公开(公告)号：CN105095547A

公开(公告)日：2015-11-25

申请号：CN201410216633.6

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  熊涛 ,  徐帆 ,  程玉华

IPC: G06F17/50

Abstract: 本发明提供了大尺寸匹配晶体管参数化模块单元，以提高绘制版图的效率，改善版图的稳定性，其中所述的带参数的大尺寸匹配晶体管模块单元，由两个固定匹配连接关系的晶体管组成。所述模块单元可以随时调整它的栅面积，根据实际版图允许面积，优化匹配精确度。所述模块单元，采用完全的共质心版图结构，提高版图紧凑性。

公开(公告)号：CN105097926A

公开(公告)日：2015-11-25

申请号：CN201410216642.5

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  廖英豪 ,  徐帆 ,  程玉华

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/417

Abstract: 本发明提供了射频MOS管，以提高射频MOS管的工作速度及降低其射频MOS管栅极寄生电阻导致的噪声恶化以及可靠性；该射频MOS管包括：源极、漏极和栅极，衬底，所述栅极由子栅和连接子栅的侧栅构成，还包括连接源极及源端的源金属层、连接漏极及漏端的漏金属层和连接侧栅及栅输入端的侧栅金属层，其中源金属层覆盖并延伸出源极，其在有源区的投影与漏极和子栅无交叠；漏金属层覆盖并延伸出漏极，其在有源区的投影与源极和子栅无交叠；侧栅金属层覆盖并延伸出侧栅，其在有源区的投影与源极和漏极无交叠；以及源金属层、漏金属层及栅金属层中，由相同层金属形成的部分无交叉。

公开(公告)号：CN105097788A

公开(公告)日：2015-11-25

申请号：CN201410216645.9

申请日：2014-05-22

Applicant: 上海北京大学微电子研究院

Inventor： 张炯 ,  贾孟军 ,  吴文政 ,  徐帆 ,  程玉华

IPC: H01L23/64 ,  H01L23/528

Abstract: 本发明是关于一种优化的射频集成电路电感结构，具体为一种采用CMOS兼容MEMS工艺优化片上平面螺旋电感性能的结构。其包括：多层金属互连结构和悬浮结构。各金属层螺旋导线分别位于对应介质层间，其互连结构通过插塞采用多层金属并联（或串并联）形式构成，这样就可以在低频带范围改善电感性能。悬浮结构是依据金属螺旋形状在其螺旋面中间和外围两个部位（或仅中间部位）进行刻蚀各介质层和硅衬底而形成的结构，这样就减小了寄生电容的影响，扩展了电感的工作频带，以及大幅度提高了在高频带范围内的性能。