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公开(公告)号：CN117525064A
公开(公告)日：2024-02-06
申请号：CN202310974926.X
申请日：2023-08-03
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 提供了一种三维堆叠场效应晶体管(3DSFET)器件，包括：连接到下沟道结构的第一极性类型的下源极/漏极区；第二极性类型的上源极/漏极区，连接到上沟道结构，在下源极/漏极区上方；以及PN结结构，在下源极/漏极区和上源极/漏极区之间，配置为将上源极/漏极区与下源极/漏极区电隔离，其中PN结结构包括第一极性类型的第一区和第二极性类型的第二区。
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公开(公告)号：CN108511526B
公开(公告)日：2024-01-02
申请号：CN201810156564.2
申请日：2018-02-24
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 一种半导体器件包括衬底上的有源柱。第一源极/漏极区设置在有源柱的顶端处并具有比有源柱更大的宽度。第一绝缘层设置在有源柱的侧壁上，第二绝缘层至少设置在第一源极/漏极区的底表面上。栅电极设置在第一绝缘层和第二绝缘层上。第二源极/漏极区在有源柱的底端处设置在衬底中。还描述了制造方法。
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公开(公告)号：CN116053276A
公开(公告)日：2023-05-02
申请号：CN202211317355.4
申请日：2022-10-26
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了一种三维半导体器件。该三维半导体器件包括：第一有源区，在基板上并包括沿着第一方向交替布置的多个下沟道图案和多个下源极/漏极图案；第二有源区，在第一有源区上并包括沿着第一方向交替布置的多个上沟道图案和多个上源极/漏极图案；第一栅电极，在所述多个下沟道图案中的第一下沟道图案上和在所述多个上沟道图案中的第一上沟道图案上；以及第二栅电极，在所述多个下沟道图案中的第二下沟道图案上和在所述多个上沟道图案中的第二上沟道图案上。第二栅电极可以包括下栅电极、上栅电极以及插置在其间的隔离图案。
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公开(公告)号：CN115985913A
公开(公告)日：2023-04-18
申请号：CN202211248215.6
申请日：2022-10-12
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/06 , H01L29/41 , H01L29/78
Abstract: 提供了一种半导体器件。该半导体器件包括：下纳米片；在下纳米片上的上纳米片；在基板上并提供在每个纳米片周围的栅电极；在第一栅电极和第二栅电极的第一侧的第一下源极/漏极区；在第一栅电极和第二栅电极的第二侧的第二下源极/漏极区；在第一下源极/漏极区上的第一上源极/漏极区；以及在第二下源极/漏极区上的第二上源极/漏极区。第二下源极/漏极区的第一长度大于第二上源极/漏极区的第二长度。
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公开(公告)号：CN115810653A
公开(公告)日：2023-03-17
申请号：CN202211087396.9
申请日：2022-09-07
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L27/088 , H01L21/8234
Abstract: 提供了一种半导体装置。所述半导体装置包括：第一有源图案，在第一方向上延伸；第二有源图案，在第一方向上延伸，第一有源图案设置在第二有源图案与基底之间；栅极结构，在第二方向上延伸，第一有源图案和第二有源图案穿过栅极结构，并且第二方向与第一方向交叉；第一源/漏区，与第一有源图案连接并且设置在栅极结构的侧面上；第二源/漏区，与第二有源图案连接并且设置在第一源/漏区上；第一绝缘结构，设置在基底与第一源/漏区之间，第一绝缘结构不设置在基底与栅极结构之间；以及第二绝缘结构，设置在第一源/漏区与第二源/漏区之间。
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Patent Agency Ranking
公开(公告)号：CN115528114A
公开(公告)日：2022-12-27
申请号：CN202210730199.8
申请日：2022-06-24
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/51 , H01L29/49 , H01L21/336
Abstract: 一种半导体装置包括：衬底；第一有源图案，其在衬底上，并且在第一方向上延伸；第二有源图案，其在第一方向上延伸，并且与衬底间隔开；栅电极，其在第二方向上延伸，并且包围第一有源图案和第二有源图案；以及高电介质膜，其在第一有源图案和第二有源图案与栅电极之间。栅电极包括：第一功函数调整膜和第二功函数调整膜，它们包围第一有源图案和第二有源图案上的高电介质膜；以及填充导电膜，其包围第一功函数调整膜和第二功函数调整膜。第一功函数调整膜和第二功函数调整膜包括第一功函数导电膜和第二功函数导电膜，它们中的每一个包括第一金属膜。第一功函数导电膜的第一金属膜的厚度大于第二功函数导电膜的第一金属膜的厚度。
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公开(公告)号：CN115527577A
公开(公告)日：2022-12-27
申请号：CN202210492449.9
申请日：2022-05-07
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置可以包括：基底；第一下布线图案和第一上布线图案堆叠在基底上且彼此间隔开；第二下布线图案和第二上布线图案，堆叠在基底上且彼此间隔开，并且与第一下布线图案和第一上布线图案间隔开；第一栅极线，围绕第一下布线图案和第一上布线图案；第二栅极线，围绕第二下布线图案和第二上布线图案并且与第一栅极线间隔开；第一下源/漏区；第一上源/漏区；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接。
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公开(公告)号：CN118412353A
公开(公告)日：2024-07-30
申请号：CN202410018165.5
申请日：2024-01-05
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/45 , H01L21/8238
Abstract: 公开了一种半导体器件，所述半导体器件包括：位于基板上的第一沟道层和位于第一沟道层上的第二沟道层，第一沟道层和第二沟道层在与基板间隔开的同时在第一方向上延伸，并且包括2D半导体材料；栅极结构，位于基板上，在第二方向上延伸，并且被第一沟道层和第二沟道层穿透；以及源极/漏极接触，位于栅极结构的侧表面上并且连接到第一沟道层和第二沟道层。所述栅极结构包括第一栅极部分、第二栅极部分和第三栅极部分，第一栅极部分位于基板与第一沟道层之间并且具有第一栅极长度，第二栅极部分位于第一沟道层与第二沟道层之间并且具有第二栅极长度，第三栅极部分位于第二沟道层的上表面上并且具有第三栅极长度。
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公开(公告)号：CN116913964A
公开(公告)日：2023-10-20
申请号：CN202310323704.1
申请日：2023-03-29
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L27/088 , H01L29/423
Abstract: 可以提供一种半导体器件，包括：下图案，在第一方向上延伸；栅电极，在下图案上并在第二方向上延伸；下沟道图案，在下图案上并包括至少一个下片状图案；以及上沟道图案，在下沟道图案上并包括至少一个上片状图案，其中，上沟道图案在第三方向上与下沟道图案间隔开，栅电极包括下片状图案穿过的下栅电极和上片状图案穿过的上栅电极，下栅电极包括限定沟槽的下导电衬层和填充沟槽的下填充层，并且上栅电极的整个底表面高于下栅电极的上表面。
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公开(公告)号：CN116825783A
公开(公告)日：2023-09-29
申请号：CN202211532512.3
申请日：2022-11-29
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/336
Abstract: 公开了一种三维半导体器件，包括：第一有源区，在衬底上，并包括下沟道图案和连接到下沟道图案的下源/漏图案；第二有源区，堆叠在第一有源区上，并包括上沟道图案和连接到上沟道图案的上源/漏图案；栅电极，在下沟道图案和上沟道图案上；第一有源接触部，电连接到下源/漏图案；上分离结构，在第一有源接触部与上源/漏图案之间；第二有源接触部，电连接到上源/漏图案；下分离结构，在第二有源接触部与下源/漏图案之间。
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