公开(公告)号：CN115708220A

公开(公告)日：2023-02-21

申请号：CN202211001434.4

申请日：2022-08-19

Applicant: 瑞萨电子株式会社

Inventor： 小清水亮 ,  中柴康隆

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/78 ,  H01L27/088

Abstract: 本公开涉及半导体器件及其制造方法。提供了实现高击穿电压和低导通电阻两者的半导体器件和制造该半导体器件的方法。半导体衬底包括从该半导体衬底的表面向上突出的凸部。n型漂移区域布置在该半导体衬底上，从而在平面图中被定位在栅极电极与n+型漏极区域之间，并且具有比n+型漏极区域的杂质浓度更低的杂质浓度。p型降低表面场区域布置在该凸部中，并且与n型漂移区域形成pn结。

公开(公告)号：CN115642179A

公开(公告)日：2023-01-24

申请号：CN202210787098.4

申请日：2022-07-04

Applicant: 瑞萨电子株式会社

Inventor： 小清水亮 ,  中柴康隆

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/04 ,  H01L21/336

Abstract: 本公开涉及半导体器件及其制造方法。在半导体衬底的主表面中形成半导体器件的源极区域、漏极区域、掩埋绝缘膜、栅极绝缘膜和栅极电极。掩埋绝缘膜被掩埋在在源极和漏极区域之间形成的第一沟槽中。第一沟槽具有第一侧表面和第一底表面。第一侧表面在从源极区域和漏极区域中的一者延伸到另一者的第一方向上面对源极区域。第一底表面连接到第一侧表面并且沿着半导体衬底的主表面。作为第一沟槽的第一侧表面的半导体衬底的第一表面的晶面是(111)面。作为第一沟槽的第一底表面的半导体衬底的第二表面的晶面是(100)面。

公开(公告)号：CN110031931B

公开(公告)日：2022-06-21

申请号：CN201811504759.8

申请日：2018-12-10

Applicant: 瑞萨电子株式会社

Inventor： 中柴康隆 ,  绵贯真一

IPC: G02B6/12

Abstract: 本申请涉及半导体器件。在具有在第一半导体层上方堆叠第二半导体层且插入有电介质层的配置的SIS型光波导部分中，第一半导体层在没有堆叠第二半导体层的第一引出部分处电耦合到第一电极。此外，第二半导体层在不与第一半导体层重叠的第二引出部分处电耦合到第二电极。结果，当通过干法刻蚀形成用于形成第二电极的接触孔时，第一半导体层和第二半导体层之间的电介质层不会被损坏或破坏，并且因此可以防止第一半导体层和第二半导体层之间的短路故障。因此，可以提高光波导部分的可靠性。

公开(公告)号：CN112820720A

公开(公告)日：2021-05-18

申请号：CN202011287824.3

申请日：2020-11-17

Applicant: 瑞萨电子株式会社

Inventor： 内田慎一 ,  中柴康隆

IPC: H01L23/62 ,  H01L23/64 ,  H01L21/50

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在两个半导体芯片的操作电压彼此不同的数字隔离器中可能会发生介电击穿。解决方案：一种半导体器件包括：第一半导体衬底，具有第一表面和形成在第一表面的另一侧上的第二表面；第一电路，形成在第一表面上；第一电感器，电连接到第一电路并且被形成为与第一半导体衬底重叠；第二半导体衬底，具有第三表面和形成在第三表面的另一侧上的第四表面；第二电路，形成在第三表面上；以及第二电感器，电连接到第二电路并且被配置为与第一电感器电磁感应耦合；其中在第二表面上形成穿透第一半导体衬底的槽，并且其中通过在平面图中围绕第一电路形成槽。

公开(公告)号：CN106405970A

公开(公告)日：2017-02-15

申请号：CN201610391363.1

申请日：2016-06-03

Applicant: 瑞萨电子株式会社

Inventor： 中柴康隆 ,  绵贯真一

IPC: G02F1/225 ,  H01L27/12 ,  H01L21/84

CPC classification number: G02B6/122 ,  G02B6/136 ,  G02B6/34 ,  G02B2006/12038 ,  G02B2006/12061 ,  G02B2006/12097 ,  G02B2006/12107 ,  G02F1/025 ,  G02F1/225 ,  H01L21/84 ,  H01L27/1203

Abstract: 本发明涉及使半导体器件的性能提高的半导体器件及其制造方法。具有光波导路和p型半导体部的半导体器件以如以方式构成。光波导路具有：形成在绝缘层上的第1半导体层、形成在第1半导体层上的绝缘层以及形成在绝缘层上的第2半导体层。此外，p型半导体部具有第1半导体层。而且，p型半导体部的膜厚比光波导路的膜厚小。这样，在第1半导体层和第2半导体层之间形成有绝缘层，因此，使得光波导路的膜厚和p型半导体部的膜厚的控制变得容易。特别是，在p型半导体部的形成工序中，在利用蚀刻除去不需要的第2半导体层之际，使下层的绝缘层作为蚀刻阻挡层发挥作用，从而能够容易地调整p型半导体部的膜厚。

公开(公告)号：CN102768897B

公开(公告)日：2016-09-21

申请号：CN201210209810.9

申请日：2009-07-03

Applicant: 瑞萨电子株式会社

Inventor： 川野连也 ,  中柴康隆

IPC: H01F38/14

CPC classification number: H01F38/14 ,  H01F17/0013 ,  H01F27/2804 ,  H01F27/40 ,  H01F2017/0073 ,  H01F2017/0086 ,  H01F2027/2809 ,  H01F2038/143 ,  H01L23/535 ,  H01L27/1203 ,  H01L28/10 ,  H01L29/0649 ,  H01L2224/4813 ,  H01L2224/48137 ,  H01L2924/00014 ,  H01L2924/30107 ,  H01L2924/00 ,  H01L2224/45099

Abstract: 本发明提供了一种电路器件，包括：第一电感器，所述第一电感器由第一螺旋状导电图案构成；第一绝缘层，所述第一绝缘层被提供在所述第一电感器的上面或者下面；第二电感器，所述第二电感器位于通过所述第一绝缘层与所述第一电感器重叠的区域中并且由第二螺旋状导电图案构成；以及第三电感器，所述第三电感器被串联地连接至所述第二电感器并且由第三螺旋状导电图案构成。

公开(公告)号：CN105388560A

公开(公告)日：2016-03-09

申请号：CN201510520035.2

申请日：2015-08-21

Applicant: 瑞萨电子株式会社

Inventor： 国岛浩之 ,  中柴康隆 ,  若林胜 ,  绵贯真一 ,  小泽健 ,  宇佐美达矢 ,  山本悦章 ,  坂本圭司

IPC: G02B6/12

Abstract: 本发明涉及一种光学半导体器件。提供了可防止在光学半导体器件中电信号的质量降低的技术。在与电信号传输线的延伸方向垂直的横截面中，电信号传输线被包括第一噪声截止布线、第二插塞、第一层布线、第一插塞、屏蔽半导体层、第一插塞、第一层布线、第二插塞和第二噪声截止布线的屏蔽部包围，屏蔽部被固定到参考电位。由此，屏蔽部阻挡由于源自半导体衬底的磁场或电场的作用而导致的影响电信号传输线的噪声。

公开(公告)号：CN103066062B

公开(公告)日：2015-11-18

申请号：CN201210530196.6

申请日：2008-01-29

Applicant: 瑞萨电子株式会社

Inventor： 中柴康隆

IPC: H01L23/58 ,  H01L23/522

CPC classification number: H01L23/585 ,  H01L23/522 ,  H01L23/5227 ,  H01L23/66 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体器件，包括：布线（10）和虚拟导体图形（20）。所述布线（10）为具有5GHZ或更高频率的电流流经的布线。在布线（10）附近，形成了虚拟导体图形（20）。每一虚拟导体图形（20）的平面形状等同于具有大于180°的内角的形状。

公开(公告)号：CN104422811A

公开(公告)日：2015-03-18

申请号：CN201410450007.3

申请日：2014-09-05

Applicant: 瑞萨电子株式会社

Inventor： 根本敬继 ,  中柴康隆 ,  桥本隆介 ,  内田慎一

IPC: G01R19/00 ,  G01R15/18

Abstract: 本发明提供了一种传感器装置，其能够降低成本。该传感器装置包括印刷电路板、第一端子、第二端子、互连线和半导体装置。第一端子和第二端子设置在印刷电路板上并且耦接到电力线。第二端子耦接到电力线的相对于第一端子的下游部分。互连线设置在印刷电路板上以将所述第一端子和所述第二端子彼此耦接。换句话讲，互连线与电力线并联耦接。半导体装置安装在印刷电路板上并且包括互连层和形成在互连层中的电感器。

公开(公告)号：CN101355059B

公开(公告)日：2013-10-16

申请号：CN200810144562.8

申请日：2005-11-16

Applicant: 瑞萨电子株式会社

Inventor： 中柴康隆

IPC: H01L23/00

CPC classification number: H01L21/823878 ,  H01L23/585 ,  H01L27/092 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 本发明涉及一种半导体芯片(100)，包括逻辑单元和模拟单元(153)。而且，该半导体芯片(100)包括硅衬底(101)；在硅衬底(101)上形成的第一绝缘膜(123)至第六绝缘膜(143)；以及由在第一绝缘膜(123)至第六绝缘膜(143)中掩埋的第一导电环(125)至第六导电环(145)构成的环形密封环(105)，环形密封环(105)包围逻辑单元和模拟单元(153)的周边。在密封环区(106)中，形成用作非导电部件(104)的pn结，其阻挡从逻辑单元通过密封环(105)到模拟单元(153)的路径中的导电。