-
公开(公告)号：CN106898379A
公开(公告)日：2017-06-27
申请号：CN201610585515.1
申请日：2016-07-22
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
-
公开(公告)号：CN104916318A
公开(公告)日：2015-09-16
申请号：CN201410452812.X
申请日：2014-09-05
Applicant: 株式会社东芝
Inventor： 细野浩司
IPC: G11C16/06
CPC classification number: G11C16/0483 , G11C5/025 , G11C16/10 , G11C16/12 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种可减少写入干扰的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括：存储单元阵列，其内含多个存储串(MS)，这些存储串内包含存储单元(MC)、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体(SC)、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管(BG)是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及控制部，其在向所述第1选择晶体管(ST1)执行写入动作前，将对所述存储单元施加写入电压。
-
公开(公告)号：CN1428866B
公开(公告)日：2015-02-25
申请号：CN02157191.0
申请日：2002-12-19
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
-
公开(公告)号：CN104200841A
公开(公告)日：2014-12-10
申请号：CN201410341295.9
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
-
公开(公告)号：CN104200839A
公开(公告)日：2014-12-10
申请号：CN201410339870.1
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
-
Patent Agency Ranking
公开(公告)号：CN104021815A
公开(公告)日：2014-09-03
申请号：CN201310346957.7
申请日：2013-08-09
Applicant: 株式会社东芝
CPC classification number: G11C16/3404 , G11C11/5628 , G11C16/0483 , G11C16/3427
Abstract: 本发明提供在存储串内具有多个子块，即使在子块部分地被擦除了的情况下也可以防止相邻子块的存储单元的阈值电压分布的幅度扩大的非易失性半导体存储装置。存储单元阵列11具有包含与字线连接的多个存储单元的多个存储串，上述多个存储串分为多个子块，能够按每子块擦除数据。控制部15在数据的写入时，在非选择的子块被写入的情况下与未被写入的情况下，改变对所选择的子块所包含的选择字线供给的校验电平。
-
公开(公告)号：CN101833991B
公开(公告)日：2013-05-15
申请号：CN201010133456.7
申请日：2010-03-09
Applicant: 株式会社东芝
CPC classification number: G11C13/0069 , G11C13/00 , G11C13/0004 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供可有效防止存储单元复位动作后的误置位动作的发生的半导体存储装置。半导体存储装置具有：具备多个位线BL、与位线BL交差的多个字线WL及在位线BL和字线WL的交差部配置的存储单元MC的单元阵列MA；通过位线BL及字线WL向存储单元MC施加可变电阻元件VR从低电阻状态向高电阻状态过渡所必要的控制电压VRESET的控制电路；以及向可变电阻元件VR的一端侧赋予抑制与可变电阻元件VR从低电阻状态向高电阻状态的过渡伴随的电位变动的偏置电压Vα的偏置电压赋予电路30。
-
公开(公告)号：CN102063930A
公开(公告)日：2011-05-18
申请号：CN201010543237.6
申请日：2002-12-19
Applicant: 株式会社东芝
CPC classification number: G11C16/3459 , G06F3/0659 , G06F12/0246 , G11C7/065 , G11C7/1006 , G11C7/1051 , G11C7/106 , G11C7/1063 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C2207/104 , G11C2216/14
Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。
-
公开(公告)号：CN101727979A
公开(公告)日：2010-06-09
申请号：CN200910179225.7
申请日：2009-10-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0064 , G11C13/0004 , G11C13/0011 , G11C13/0069 , G11C2013/0078 , G11C2213/71 , G11C2213/72
Abstract: 本发明涉及半导体存储装置。半导体存储装置具备：存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而成，该存储单元通过串联连接整流元件与可变电阻元件而构成；控制电路，其以在选择存储单元上施加第1电位差的方式，在选择的第1布线上施加第1电压并且在选择的第2布线上施加第2电压，该选择存储单元配置于选择的第1布线及选择的第2布线的交叉部分处。控制电路具备：信号输出电路，其基于经由选择的第1布线及选择的第2布线流过选择存储单元的第1电流和参考电流，输出第1信号；电流保持电路，其在预定的期间，保持流过第1布线或与第1布线电连接的布线的第2电流。信号输出电路，基于由电流保持电路保持的第2电流，确定第1电流。控制电路，基于第1信号，停止第1电压向第1布线的施加。
-
公开(公告)号：CN1311555C
公开(公告)日：2007-04-18
申请号：CN200410071290.5
申请日：2004-07-16
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115
CPC classification number: G11C16/10 , G11C16/0483
Abstract: 本发明提供一种非易失性半导体存储装置，能减小配置传输晶体管的区域面积。与配置成块BK的存储器单元连接的字线WL0～15与传输晶体管Q0～15的杂质区域41连接。在Q0～15的杂质区域43中，连接有向字线WL0～15供给电压的驱动线DL0～15。为了向与字线WL3连接的存储器单元写入数据，对字线WL3施加20V电压，对两相邻字线WL1、5施加0V电压。在字线WL3的传输晶体管Q3的两侧及对面不配置字线WL1、5的传输晶体管Q1、5。据此，就可以防止相邻的传输晶体管之间的电位差增大。
-
-
-
-
-
-
-
-
-
Search Results
31
records
(took 0.024 seconds)
