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公开(公告)号：CN112818629A
公开(公告)日：2021-05-18
申请号：CN202011632476.9
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN119815828A
公开(公告)日：2025-04-11
申请号：CN202411721894.3
申请日：2024-11-28
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H10B12/00
Abstract: 本申请公开了一种半导体器件及其制备方法，该半导体器件包括衬底和位线结构，位线结构形成于衬底上，位线结构包括第一部分和第二部分，第二部分位于第一部分背离衬底的一侧，第一部分包括硅化物和碳掺杂物，第二部分包括硅。本申请提供的该半导体器件的位线结构受热后不易退化，热稳定性大大提升，从而使得半导体器件的性能得到显著提升。
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公开(公告)号：CN118738101A
公开(公告)日：2024-10-01
申请号：CN202410895508.6
申请日：2024-07-05
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L29/423 , H01L29/51 , H01L21/28 , H01L29/78
Abstract: 本公开提供了一种铁电栅极叠层、铁电场效应晶体管和铁电栅极叠层的制备方法，可以应用于微电子技术领域。该铁电栅极叠层包括：自下而上依次设置的栅氧层、主铁电层、辅助铁电层和其他栅介质层；其中，辅助铁电层的厚度小于主铁电层的厚度，辅助铁电层用于在主铁电层之前接收载流子的注入。
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公开(公告)号：CN117979808A
公开(公告)日：2024-05-03
申请号：CN202410080823.3
申请日：2024-01-19
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明涉及半导体器件及其制造技术领域，尤其是涉及一种双钉扎层STT‑MRAM存储单元及其制备方法、磁性随机存储器和电子设备，包括自下而上依次设置在第一钉扎层、第一参考层、势垒层、自由层、间隔层、第二参考层和第二钉扎层；所述第一钉扎层和所述第二钉扎层均为由多层Co/Pt堆叠构成的pMTJ结反铁磁钉扎层；所述第一参考层和所述第二参考层的磁化方向相反。本发明基于上下双钉扎参考层的MTJ存储单元，不仅可提供双向自旋转移力矩作用，而且不会对TMR值造成影响，有效解决了STT‑MRAM高低阻态写入电流过大导致势垒层易击穿，从而使存储单元MTJ(磁性隧道结)擦写次数受限，极大影响MRAM使用寿命的问题。
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公开(公告)号：CN113725353B
公开(公告)日：2024-05-03
申请号：CN202111032793.1
申请日：2021-09-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明提供了一种MTJ器件及其制作方法以及MRAM，该MTJ器件包括：衬底；设置在所述衬底上的叠层结构，所述叠层结构具有多层依次层叠的功能层；所述叠层结构包括：第一部分MTJ、第二部分MTJ和第三部分MTJ；所述第一部分MTJ中任一所述功能层的延伸方向与所述第三部分MTJ中同一所述功能层的延伸方向平行，且垂直于所述第二部分MTJ中同一所述功能层的延伸方向；所述第一部分MTJ中任一所述功能层与所述第三部分MTJ中同一所述功能层位于所述第二部分MTJ中同一所述功能层的两侧。应用本发明技术方案，在提高集成度的同时，提高了器件存储性能以及可靠性。
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Patent Agency Ranking
公开(公告)号：CN117712024A
公开(公告)日：2024-03-15
申请号：CN202311793606.0
申请日：2023-12-22
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L21/762 , H01L21/84 , H01L27/12
Abstract: 本申请公开了一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，半导体衬底包括毗邻的第一区域和第二区域，第一区域和第二区域分别具有第一填充结构和第二填充结构，刻蚀第一区域的半导体衬底，以形成第一填充结构之间的第一凹槽，在第一凹槽内依次填充第一材料和硅，刻蚀第一填充结构和第二填充结构，分别形成第一鳍结构和第二鳍结构，氧化第一材料，形成氧化绝缘层，本申请通过在成本较低的半导体衬底的第一区域和第二区域同时形成鳍式场效应晶体管的鳍结构，在利用半导体衬底同时制造得到基于SOI衬底的鳍式场效应晶体管和基于半导体衬底的鳍式场效应晶体管的基础上，降低了制造成本。
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公开(公告)号：CN117524882A
公开(公告)日：2024-02-06
申请号：CN202311690107.9
申请日：2023-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L27/088 , H01L21/8234
Abstract: 本发明涉半导体技术领域,公开了一种半导体器件的制造工艺和半导体器件，通过在硅晶圆顶部的第一区域处从下往上减薄，以及在减薄后的硅晶圆上依次生长外延层和半导体层，可以在本发明的衬底上生长SOI器件，不用只在SOI晶圆上生长SOI器件，降低了SOI器件的生产成本，另外通过本发明的衬底，可以在同一块衬底上生产SOI FinFET和体硅FinFET，实现了SOI FinFET的制程工艺和体硅FinFET的制程工艺的整合。
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公开(公告)号：CN113206010B
公开(公告)日：2023-10-24
申请号：CN202110486421.X
申请日：2021-04-30
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/28 , H10B41/35 , H01L29/423 , H01L29/66 , H01L29/788
Abstract: 本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
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公开(公告)号：CN113128114B
公开(公告)日：2023-07-07
申请号：CN202110411630.8
申请日：2021-04-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/27
Abstract: 本发明涉及半导体技术领域,公开了一种半导体器件的SSTA模型优化方法，包括以下步骤：S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线；在实际使用时，通过本发明可以对半导体器件制造的关键工艺参数进行排序，来筛选出重要的制程变异参，通过对重要的制程变异参数进行工艺制造过程改善或者材料改善，达到改善工艺良率和高频率MOSFET Amplifier效能提升。
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公开(公告)号：CN116092940A
公开(公告)日：2023-05-09
申请号：CN202211514669.3
申请日：2022-11-28
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/336 , H01L29/78 , H01L29/423 , H01L21/324
Abstract: 本发明提供一种MOS器件的制备方法，包括：提供衬底，衬底上形成有栅区、源/漏区，并在衬底上的介质层中形成有通孔，通孔暴露出源/漏区的表面；对源/漏区进行掺杂；对掺杂后的源/漏区进行氢气烘烤处理，以使源/漏区表面平整化；在平整化的源/漏区表面形成金属硅化物。本发明能够降低源漏接触电阻。
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