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公开(公告)号：CN113517349B
公开(公告)日：2023-07-21
申请号：CN202110798892.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/78 , H01L23/544 , H01L21/66 , G01R27/08 , G01R31/26
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻分解结构及测试结构，其可实现源漏寄生电阻分开提取，便于进行测试操作，鳍式场效应晶体管包括鳍、分布于鳍的栅极区、源漏极区、接触层、分布于源漏极区两侧的延伸层，相邻两个栅极区之间设置有一个接触层，源漏寄生电阻包括串联的源漏接触电阻、外延生长电阻、延伸电阻、栅极驱动信道电阻，用于对源漏寄生电阻进行测试的测试结构，选取若干个接触层之间的区域作为总测试区，总测试区一端的接触层与驱动电流源连接，另一端的接触层接地，总测试区包括至少三个不同测试区间，不同测试区间通过接触层分隔，且每个测试区间两侧的接触层为电压测试点，不同测试区间的鳍长度沿鳍方向依次递增。
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公开(公告)号：CN112818629B
公开(公告)日：2023-06-02
申请号：CN202011632476.9
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN113128114B
公开(公告)日：2023-07-07
申请号：CN202110411630.8
申请日：2021-04-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/27
Abstract: 本发明涉及半导体技术领域,公开了一种半导体器件的SSTA模型优化方法，包括以下步骤：S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线；在实际使用时，通过本发明可以对半导体器件制造的关键工艺参数进行排序，来筛选出重要的制程变异参，通过对重要的制程变异参数进行工艺制造过程改善或者材料改善，达到改善工艺良率和高频率MOSFET Amplifier效能提升。
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公开(公告)号：CN112687301B
公开(公告)日：2024-03-19
申请号：CN202011636432.3
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G11C5/06
Abstract: 本发明涉及一种存储单元及存储器，包括比特单元、全耗尽绝缘体上硅及背压引线；比特单元包括：第一晶体管，第二晶体管，第一反相器，第二反相器，第一晶体管和第二晶体管均形成于全耗尽绝缘体上硅上，背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，背压引线包括与第一晶体管对应的第一背压引线和/或与第二晶体管对应的第二背压引线，第一背压引线用于向第一晶体管施加第一预设背压，第二背压引线用于向第二晶体管施加第二预设背压。上述存储单元和存储器将比特单元充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，从而对比特单元进行优化和改良，以实现不同的目的。
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公开(公告)号：CN112818630B
公开(公告)日：2023-06-02
申请号：CN202011636401.8
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计方法及平面晶体管，包括：使用优先方法将关键的设计方法进行评估并划分成4个级别；对所述设计方法优先级排序的第一级别为：新规则；对所述设计方法优先级排序的第二级别为：区域关键规则；对所述设计方法优先级排序的第三级别为：设计关键规则；对所述设计方法优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计方法以及所述设计方法设计的创新的设计布局，将所述平面晶体管的设计方法和设计架构达到最佳化。
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Patent Agency Ranking
公开(公告)号：CN112818631B
公开(公告)日：2023-06-06
申请号：CN202011636413.0
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN112836462B
公开(公告)日：2023-04-28
申请号：CN202011636419.8
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/392 , G06F30/398
Abstract: 本申请涉及一种标准单元制备方法、标准单元、集成电路及系统芯片，所述方法包括提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；形成背压通孔，所述背压通孔沿第一标准单元的厚度方向向下延伸并贯穿氧化埋层；于所述背压通孔内形成导电插塞；向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请实现了用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。
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公开(公告)号：CN115408974A
公开(公告)日：2022-11-29
申请号：CN202110586840.0
申请日：2021-05-27
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/373 , G06N20/00 , H01L29/06 , H01L29/78
Abstract: 本发明公开了一种场效应晶体管效能提升方法，其结构设计简单合理，同时可提升效能，场效应晶体管放大电路结构，其包括源极、漏极、栅极、输入信号、输出信号，栅极通过电容Cgd串联电阻rd与漏极连接，栅极通过电容Cgs、电阻rs与源极连接，其还包括电阻gds，电阻gds与电阻rs串联，电容Cgd通过电阻gds、电阻rs与源极连接，输入信号从源极与漏极之间输入，输出信号从漏极与源极之间输出，场效应晶体管效能提升方法基于敏感度分析方法、场效应晶体管放大电路结构实现，包括获取关键工艺参数、分析关键工艺参数波动对电学参数的影响、依据电学参数的变化情况，对关键工艺参数进行改善。
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公开(公告)号：CN114546332A
公开(公告)日：2022-05-27
申请号：CN202210046432.0
申请日：2022-01-13
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F7/544
Abstract: 本发明涉及一种存内计算单元、模块和系统。存内计算单元包括存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为Si,j；位于同一列的存储单元中的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当1≤k≤N时，位线组BLk具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当N≤k≤M时，位线组BLk具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。
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公开(公告)号：CN112951291A
公开(公告)日：2021-06-11
申请号：CN202110412458.8
申请日：2021-04-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C11/405
Abstract: 本发明涉及存储技术领域,公开了一种基于FDSO I技术的比特单元和存储器，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，其中第一NMOS管和第二NMOS管作为控制开关，第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管作为信息存储用，通过在第一至第四NMOS管和第一至第二PMOS管的衬底引线接入反向偏压，可以降低本发明在进行低速读写时的操作电压和位置电压，远远小于采用平面体硅工艺设计的比特单元在使用时所需要的操作电压和维持电压。
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