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公开(公告)号：CN119301753A
公开(公告)日：2025-01-10
申请号：CN202380043739.8
申请日：2023-06-29
Applicant: 国际商业机器公司
IPC: H01L21/768 , H10D84/03 , H10D64/27 , H01L23/48 , H01L23/485 , H01L23/528
Abstract: 一种半导体阵列结构包括：衬底；多个场效应晶体管FET，其被布置成行并且位于所述衬底上，每个FET包括第一源极‑漏极区、第二源极‑漏极区、联接所述源极‑漏极区的至少一个通道、以及与所述至少一个通道相邻的栅极。多个前侧信号线在所述FET的前侧上；多个背侧功率轨在所述FET的背侧上；多个背侧信号导线位于背侧上。前侧信号连接从所述前侧信号导线延伸到所述第一源极‑漏极区；功率连接从所述背侧功率轨延伸到所述第二源极‑漏极区；并且背侧栅极触点连接从背侧信号导线延伸到栅极。背侧栅极触点连接各自具有大于栅极长度的底部尺寸。
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公开(公告)号：CN118103971A
公开(公告)日：2024-05-28
申请号：CN202280068357.6
申请日：2022-10-28
Applicant: 国际商业机器公司
IPC: H01L21/74 , H01L23/528 , H01L21/768 , H01L21/8238 , H01L27/092 , H01L29/66
Abstract: 本文中的实施例包括具有连接到第一场效应晶体管(FET)区域的第一源极/漏极(S/D)、连接到第二FET区域的第二S/D和埋入式电源轨(BPR)区域的半导体结构。BPR区域可以包括BPR、内衬在BPR区域的第一横向侧的第一电介质衬垫和内衬在第二横向侧的第二电介质衬垫。第一电介质衬垫将BPR与第一FET区域和第一S/D隔离，并且第二电介质衬垫将BPR与第二FET区域隔离。实施例还可以包括通过BPR区域的第二横向侧电连接第二S/D和BPR的触点。衬垫使得BPR能够在栅极和S/D形成之后形成，从而BPR在栅极和S/D的退火工艺期间不引起问题。
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公开(公告)号：CN117413627A
公开(公告)日：2024-01-16
申请号：CN202280038258.3
申请日：2022-05-11
Applicant: 国际商业机器公司
Abstract: 本发明的实施例包括一种用于制造磁阻随机存取存储器(MRAM)结构的方法以及所得到的结构。在具有多个嵌入触点(220)的层间介电层(210)上形成第一类型的金属(1220)，其中，第一类型的金属表现出自旋霍尔效应(SHE)特性。在所述第一类型的金属上形成至少一个自旋轨道扭矩(SOT)MRAM单元。通过使所述第一类型的金属的暴露部分凹陷来创建围绕所述至少一个SOT‑MRAM单元的一个或多个凹陷。在所述一个或多个凹部中形成第二类型金属(1210)，其中所述第二类型金属具有比所述第一类型金属低的电阻率。
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公开(公告)号：CN117397041A
公开(公告)日：2024-01-12
申请号：CN202280038833.X
申请日：2022-06-20
Applicant: 国际商业机器公司
IPC: H01L29/775
Abstract: 在此披露的实施例包括一种用于减小寄生电容的纳米片晶体管。该纳米片晶体管可以包括在高k金属栅极堆叠(142)与外延层(136)之间的间隔区。该间隔区可以包括具有第一纳米片和第二纳米片(102)的第一纳米片堆叠。该间隔区可以包括位于该第一纳米片与该第二纳米片之间的内部间隔区、以及沿该第一纳米片、该内部间隔区以及该第二纳米片的边缘定位的侧通道区域(160)。
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公开(公告)号：CN117083994A
公开(公告)日：2023-11-17
申请号：CN202280024224.9
申请日：2022-03-29
Applicant: 国际商业机器公司
Abstract: 公开了一种相变存储器(PCM)单元，其包括第一电极(102)、电连接到所述第一电极的加热器(104)、电连接到所述加热器的PCM材料(112)、电连接到所述PCM材料的第二电极(114)、以及与所述加热器的侧壁和所述PCM材料直接接触并电连接到所述加热器的侧壁和所述PCM材料的电阻衬里(108)。所述电阻衬里可具有L形截面，其中第一支腿沿所述加热器的所述侧壁延伸且第二支腿从所述加热器向外延伸。
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Patent Agency Ranking
公开(公告)号：CN116648786A
公开(公告)日：2023-08-25
申请号：CN202180085251.2
申请日：2021-10-19
Applicant: 国际商业机器公司
Inventor： A·雷兹尼克 , 谢瑞龙 , K·巴拉克里希南 , B·赫克马特肖尔塔巴里
IPC: H01L27/092
Abstract: 一种半导体器件，包括两个存储器单元的第一纳米片堆叠体以及上部纳米片堆叠体，所述第一纳米片堆叠体包括衬底上的下部纳米片堆叠体，所述下部纳米片堆叠体包括第一功函数金属和半导体沟道材料的交替层，所述交替层彼此竖直对准并叠置，所述上部纳米片堆叠体包括第二功函数金属和半导体沟道材料的交替层，所述交替层彼此竖直对准并叠置，所述上部纳米片堆叠体竖直对准和叠置在所述下部纳米片堆叠体上，其中，包括该下部纳米片堆叠体的两个存储器单元中的第一存储器单元包括第一阈值电压，并且包括该上部纳米片堆叠体的两个存储器单元中的第二存储器单元包括第二阈值电压，其中，所述第一阈值电压不同于所述第二阈值电压。形成包括两个存储器单元的第一纳米片堆叠体的半导体器件。
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公开(公告)号：CN116508136A
公开(公告)日：2023-07-28
申请号：CN202180077431.6
申请日：2021-11-25
Applicant: 国际商业机器公司
IPC: H01L21/336
Abstract: 一种半导体结构及其制造方法，包括：半导体衬底，具有最上表面；以及位于半导体衬底的最上表面上的鳍结构，鳍结构包括垂直于半导体衬底的最上表面延伸的n个第一区域以及在n个第一区域中的每个第一区域之间延伸并连接n个第一区域中的每个第一区域并且平行于半导体衬底的最上表面的n‑1个第二区域，其中，n≥3。
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公开(公告)号：CN114946036A
公开(公告)日：2022-08-26
申请号：CN202080092663.4
申请日：2020-12-23
Applicant: 国际商业机器公司
IPC: H01L29/78 , H01L21/336 , H01L27/088
Abstract: 提供了一种半导体结构和一种用于形成具有用于减小沟槽硅化物到栅极寄生电容的自对准电介质柱的半导体结构的方法。在衬底(204)之上形成纳米片堆叠(206)。电介质柱(402)邻近纳米片堆叠(206)定位，并且在衬底(204)的浅沟槽隔离区(212)上。使纳米片堆叠(206)凹陷以暴露浅沟槽隔离区(212)的表面，并且在浅沟槽隔离区(212)的暴露的表面上形成源极或漏极(S/D)区(602)。形成暴露S/D区(602)的表面和电介质柱(402)的表面的接触沟槽(802)。
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公开(公告)号：CN113498555A
公开(公告)日：2021-10-12
申请号：CN202080016933.3
申请日：2020-02-24
Applicant: 国际商业机器公司
IPC: H01L29/41
Abstract: 本发明的实施例涉及用于提供新颖的场效应晶体管(FET)架构的技术，该FET架构包括中心鳍状物区和一个或多个垂直堆叠的纳米片。在本发明的非限制性实施例中，在衬底上形成纳米片堆叠。纳米片堆叠可以包括一个或多个第一半导体层和一个或多个第一牺牲层。通过去除一个或多个第一半导体层和一个或多个第一牺牲层的一部分来形成沟槽。所述沟槽暴露所述一个或多个第一牺牲层中的最底部牺牲层的表面。所述沟槽可填充有一或多个第二半导体层和一或多个第二牺牲层，使得所述一或多个第二半导体层中的每一个与所述一或多个第一半导体层中的一个的侧壁接触。
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