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公开(公告)号：CN117594449A
公开(公告)日：2024-02-23
申请号：CN202311795197.8
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786 , H01L29/423 , H01L29/06
Abstract: 本发明涉及一种垂直自对准双栅晶体管的制备方法及垂直自对准双栅晶体管，属于半导体技术领域，解决了现有技术中的薄膜晶体管制造成本高的问题。该垂直自对准双栅晶体管的制备方法包括如下步骤：依次形成第一金属层、第一介质层、第二金属层、第二介质层、第三金属层的叠层，其中，所述第一金属层和所述第三金属层分别为源极和漏极，所述第二金属层为栅极；刻蚀所述叠层形成凹槽，露出所述第一金属层；氧化刻蚀后的所述叠层中所述第二金属层在所述凹槽处的侧壁，形成第一栅介质和第二栅介质；向所述凹槽内填满半导体材料形成沟道层；以及通过沉积技术在所述沟道层上形成沟道钝化层。
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公开(公告)号：CN116721685A
公开(公告)日：2023-09-08
申请号：CN202310708771.5
申请日：2023-06-14
Applicant: 中国科学院微电子研究所
Abstract: 本说明书实施例提供了一种2T动态随机存储器单元多值写入电路及方法，其中，电路包括：2T1C存储模块，由多个2T1C动态随机存储器单元组成，用于存储数据；字线输入驱动电路，与2T1C存储模块连接，用于控制写字线WWL或读字线RWL的导通状态；电流写驱动电路，连接在2T1C存储模块之后，用于将写位线WBL和读位线RBL形成二极管形式，向选中的2T1C动态随机存储器单元写入数据；多路选择器，连接在2T1C存储模块之后，用于在读出阶段选择读位线RBL；数据读出电路，连接在多路选择器之后，用于在读出阶段将多路选择器选择的读位线RBL进行电压钳位，读取电流输出；地址和时序控制电路，与字线输入驱动电路、电流写驱动电路、多路选择器及数据读出电路连接。
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公开(公告)号：CN116581162A
公开(公告)日：2023-08-11
申请号：CN202310270954.3
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/417 , H01L21/336
Abstract: 本发明涉及一种肖特基薄膜晶体管及其制备方法、应用。一种肖特基薄膜晶体管，其包括衬底；所述衬底上表面设置依次层叠的背栅层、背栅介质层和沟道层；所述沟道层上表面左右两侧分别设置源极层和漏极层，并且在所述源极层和所述漏极层之间由顶栅介质层分隔开，且所述顶栅介质层覆盖所述沟道层的上表面；所述源极层还覆盖所述顶栅介质层的部分表面。本发明解决了高本征增益和低功耗不能兼顾的问题。
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公开(公告)号：CN115966608A
公开(公告)日：2023-04-14
申请号：CN202210287536.0
申请日：2022-03-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了一种垂直晶体管及制造方法，涉及晶体管技术领域。用于解决现有结构下的垂直晶体管栅控能力不足的技术问题。方案包括：源极、漏极、沟道、第一栅堆叠部和第二栅堆叠部；所述沟道分别与所述源极和所述漏极接触；所述沟道包括形成在所述源极和所述漏极之间的第一环状结构；所述第一栅堆叠部至少位于所述沟道内、且与所述沟道的内表面接触；所述第二栅堆叠部包括环绕在所述沟道周向的第二环状结构；所述第一栅堆叠部和所述第二栅堆叠部用于被施加反向的控制电压，以共同控制所述沟道。本发明可以提高垂直晶体管的栅控能力。
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公开(公告)号：CN115966607A
公开(公告)日：2023-04-14
申请号：CN202210167999.3
申请日：2022-02-23
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/417 , H01L29/423 , H01L29/49
Abstract: 本发明公开了一种垂直晶体管及制造方法，涉及晶体管技术领域。用于解决现有的晶体管的尺寸无法进一步减小，集成电路无法容纳更多晶体管的技术问题。方案包括：源极、栅极、漏极和沟道，源极和漏极沿垂直方向间隔设置；源极和漏极之间设置有夹层结构；夹层结构包括栅极、与栅极下表面贴合连接的第一绝缘层和与栅极上表面贴合连接的第二绝缘层，栅极由石墨烯材料制成；沟道包括分别与漏极和源极相连接的第一端和第二端，以及与夹层结构的侧壁相对应的中间部；沟道的中间部与夹层结构的侧壁之间设置有栅介质层。本发明可以在竖直和水平方向上减小晶体管的尺寸，同时增强晶体管的布局能力，以便集成电路可以容纳更多的晶体管。
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Patent Agency Ranking
公开(公告)号：CN110061063A
公开(公告)日：2019-07-26
申请号：CN201910336882.1
申请日：2019-04-24
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/417 , H01L21/34
Abstract: 本发明提供了一种场效应晶体管制备方法及场效应晶体管，属于场效应晶体管制造技术领域。所述场效应晶体管制备方法包括：在衬底上制备栅电极；在所述衬底和栅电极表面制备栅介质层；将二维半导体沟道层转移至栅介质层上；在所述二维半导体沟道层的表面制备同心圆形状的源电极和漏电极；其中，外圆为所述漏电极，内圆为所述源电极。本发明利用同心圆形状的源、漏电极之间形状的不同，使得源、漏电极之间更容易产生高场区域，从而使晶体管在比较低的源漏电压下就实现饱和特性，使晶体管的工作过程中降低操作电压和功耗。
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公开(公告)号：CN119012693A
公开(公告)日：2024-11-22
申请号：CN202411064226.8
申请日：2024-08-05
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明涉及一种三维动态随机存取存储器阵列的制备方法，涉及半导体技术领域，解决了现有的3D DRAM结构在高集成密度下所面临的稳定性问题。该三维动态随机存取存储器阵列的制备方法包括如下步骤：依次形成多个垂直堆叠的叠层；在所述多个垂直堆叠的叠层中形成多行沿着第一水平方向交替布置的通孔和第一隔离层；沿着第二水平方向分别刻蚀所述通孔之间的所述第一介质层和所述第二介质层以分别形成沟道区域和隔离区域；形成第三介质层；在部分填充后的所述沟道区域和所述隔离区域处分别形成沟道层和第二隔离层以及在所述位线通孔和所述电容通孔内分别形成位线和电容。
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公开(公告)号：CN118136683A
公开(公告)日：2024-06-04
申请号：CN202410214400.6
申请日：2024-02-27
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/34
Abstract: 本发明涉及半导体技术领域，尤其涉及一种具有双栅的IGZO晶体管及其制备方法，包括：自下而上包括依次叠加设置的背栅、背栅介质层、a‑IGZO层、顶栅介质层和顶栅；a‑IGZO层的两侧设置有源极层与漏极层；源极层和漏极层之间设置有沟道；a‑IGZO层、顶栅介质层的连接界面设有第一氧化物保护层，a‑IGZO层与第一氧化物保护层连接一侧设有缺氧区域。以上设置可以提高阈值电压，降低了漏电流，提高了半导体写入器件的保存时间，实现了比原条件下阈值电压正移1.5V。
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公开(公告)号：CN117715418A
公开(公告)日：2024-03-15
申请号：CN202311797190.X
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明涉及一种基于垂直双栅晶体管的存取单元及其制备方法，属于半导体技术领域，解决了现有的DRAM数据读取效率低的问题。该制备方法包括：制备读取晶体管；通过沉积技术在读取晶体管上形成隔离层并刻蚀出通孔；在隔离层上依次形成第一金属层、第一介质层、第二金属层的第一叠层；刻蚀第一叠层的一侧，露出第一金属层形成侧壁；通过沉积技术在第一叠层的侧壁上依次形成沟道层、沟道钝化层和第三金属层。
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公开(公告)号：CN117594448A
公开(公告)日：2024-02-23
申请号：CN202311789714.0
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786 , H01L29/423 , H01L29/06
Abstract: 本发明涉及一种垂直自对准环形双栅晶体管的制备方法及垂直自对准环形双栅晶体管，属于半导体技术领域，解决了现有技术中的薄膜晶体管制造成本高的问题。该垂直自对准环形双栅晶体管的制备方法包括如下步骤：依次形成第一金属层、第一介质层、第二金属层、第二介质层、第三金属层的叠层，其中，所述第一金属层和所述第三金属层分别为源极和漏极，所述第二金属层为第一栅极；刻蚀所述叠层形成孔洞，露出所述第一金属层；氧化刻蚀后的所述叠层中所述第二金属层在所述孔洞处的侧壁，形成环形栅介质；以及通过沉积技术在所述孔洞上依次形成沟道层、沟道钝化层和第四金属层，其中，所述第四金属层为第二栅极。
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