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公开(公告)号：CN113472345B
公开(公告)日：2023-10-03
申请号：CN202110735947.7
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明涉及一种可配置分数分频器，包括上升沿参考时钟选择电路、下降沿参考时钟选择电路、低电平控制电路、高电平控制电路、状态选择电路和输出电路，上升沿参考时钟选择电路和下降沿参考时钟选择电路采用相同的电路结构，低电平控制电路和高电平控制电路采用相同的电路结构；可配置分数分频器接收L个输入时钟CLKMP，通过配置信号控制输出时钟边沿翻转时刻和高低电平持续时间，产生所需频率的输出时钟CLKOUT；CLKMP需满足频率相同相位相差360°/L的要求。本发明的可配置分数分频器，采用加法器、减法计数器和简单的控制逻辑实现，电路复杂度低，减小了电路所需面积和功耗。
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公开(公告)号：CN116203886A
公开(公告)日：2023-06-02
申请号：CN202310250901.5
申请日：2023-03-15
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于FPGA的高安全电路设计，包括鉴权电路、回读译码电路、寄存器控制电路三个模块。鉴权电路将对FPGA的加密码流进行身份验证，若鉴权失败，将通过逻辑运算控制WBSTAR寄存器读出的值为预设的值；或在鉴权失败后，破坏针对WBSTAR寄存器回读的地址译码过程以使其回读地址错误。本发明根据FPGA配置及回读过程进行高安全设计，以鉴权结果控制回读地址译码过程或WBSTAR寄存器的读权限，保护FPGA的加密码流和数据，有效的防止了恶意码流注入和后门问题。
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公开(公告)号：CN112564673A
公开(公告)日：2021-03-26
申请号：CN202011476192.5
申请日：2020-12-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K3/017
Abstract: 本发明涉及一种时钟占空比调整电路，属于FPGA内部时钟网络设计领域；包括缓冲器B100、2个粗调电路B110和细调电路B120；采用粗调电路与细调电路结合的方式使本发明有较大的调整范围，可以对更加恶劣的初始时钟信号进行调整；时钟占空比调整电路专为应用于FPGA器件设计，与其它的DCC电路相比，其具有更大的占空比调整范围，可以对非常恶劣的时钟(占空比小于20％或大于80％)进行调整。
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公开(公告)号：CN107425844B
公开(公告)日：2020-09-11
申请号：CN201710581051.1
申请日：2017-07-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/1776 , H03K19/17736 , H03K23/64
Abstract: 本发明提供一种适用于SRAM型FPGA的可配置时钟缓冲器，包括可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24。配置存储器M22接收FPGA输入的配置信息，当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24，多路器M24将时钟传输给FPGA。本发明可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。
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公开(公告)号：CN111147050A
公开(公告)日：2020-05-12
申请号：CN201911330758.0
申请日：2019-12-20
Applicant: 北京时代民芯科技有限公司 , 中国航天时代电子有限公司 , 北京微电子技术研究所
IPC: H03K3/02 , H03K3/3565
Abstract: 一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决-延时-差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。
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Patent Agency Ranking
公开(公告)号：CN117789780A
公开(公告)日：2024-03-29
申请号：CN202311465910.2
申请日：2023-11-06
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 一种片上大容量双端口同步存储器，包括端口控制器、时钟控制器、地址译码器、读写控制器、三个存储阵列、一个带时钟反馈的存储阵列。端口控制器接收两个端口的输入数据、地址、写使能等信号，将其转换为内部信号，将内部输出信号转换为两个端口输出数据；时钟控制器用于接收时钟，产生内部时钟；地址译码器用于将内部地址信号转换为字线驱动信号和读写控制信号；读写控制器用于接收读写控制信号，将内部输入信号写入存储阵列，或将存储阵列中的数据读出为内部输出信号；四个存储阵列用于存储数据，同时提供时钟反馈通路。本发明能够内部产生时序信号，实现两个端口同步读写，具有灵活、面积小、大容量等优点，可实现片上海量数据缓存等应用场景。
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公开(公告)号：CN116148565A
公开(公告)日：2023-05-23
申请号：CN202211706610.4
申请日：2022-12-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明提供了一种高可靠低成本的低压大电流器件单粒子测试系统，采用定时刷新机制搭建可靠单粒子测试系统，且无需外加程控电源等供电设备，实现低压大电流复杂器件的电压和电流实时监控。系统包括上位机、主控系统、待测器件电源系统、待测系统。上位机负责试验过程控制和试验结果显示。主控系统负责接受上位机操作指令，监控待测器件电源系统，完成电压和电流监测，并控制待测系统完成单粒子效应评估。待测器件电源系统，由可回读输出电压和电流的电路构成，完成待测器件的供电。主控系统监控待测器件电源系统的输出电压和电流并判定和记录单粒子翻转、单粒子锁定和单粒子功能中断等，最终完成待测低压大电流复杂器件的单粒子效应评估。
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公开(公告)号：CN115865580A
公开(公告)日：2023-03-28
申请号：CN202211321245.5
申请日：2022-10-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L25/03
Abstract: 本申请涉及FPGA中高速接口均衡设计领域，具体公开了一种均衡电路，包括切片电路1、权重单元1、加法器电路1、切片电路2、权重单元2、加法器电路2；切片电路1对初始脉冲信号切片得到切片信号1，切片信号1被权重单元1赋予权重1，得到权重信号1；加法器电路1叠加初始脉冲信号和权重信号1，得到第一叠加脉冲信号；切片电路2对初始脉冲信号切片得到切片信号2，切片信号2被权重单元2赋予权重2，得到权重信号2；加法器电路2叠加第一叠加脉冲信号和权重信号2，并输出第二叠加脉冲信号。通过本申请提供的方案，最终输出的信号在波峰附近的信号幅值变化程度相对较大，解决单粒子瞬态引起的码间干扰问题。
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公开(公告)号：CN114968738A
公开(公告)日：2022-08-30
申请号：CN202210493910.2
申请日：2022-04-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种FPGA高速串行收发器单粒子效应性能评估系统及方法，评估系统包括上位机、主控系统和待测系统。上位机负责试验过程控制和试验结果显示。主控系统负责接受上位机操作指令，控制待测系统完成单粒子效应评估。待测系统中FPGA，用部分暴露在粒子束下的方式，完成高速串行收发器单粒子试验。利用统计学方法定义单粒子翻转、可恢复单粒子功能中断和不可恢复单粒子功能中断，最终完成待测FPGA高速串行收发器的单粒子效应评估。本发明是一种系统级的单粒子效应评估方法，包含单粒子翻转、单粒子功能中断，有效的全面评估器件抗单粒子性能。
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公开(公告)号：CN109088619B
公开(公告)日：2022-06-28
申请号：CN201810815991.7
申请日：2018-07-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K5/00
Abstract: 一种使能信号产生方法及电路，电路主要包括初始化电路、使能信号输出电路、检测码产生电路。本发明通过接收延时链延时单元控制信号，对延时单元控制信号的数值进行检测，产生延时单元使能信号，对含使能控制端的可调延时链进行分组控制。本发明采用使能信号分组控制方案和使能信号预开启控制方案对延时单元进行使能控制，减少了使能信号产生电路中的硬件资源，提高了使能信号响应速度，使设计人员可以根据延时链级数和设计需求自由选择延时单元使能信号的控制方案。
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