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公开(公告)号：CN101924030A
公开(公告)日：2010-12-22
申请号：CN201010231639.2
申请日：2010-07-20
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/283
Abstract: 本发明公开了一种改善高阻SOI衬底上高介电常数栅介质性能的方法，该方法包括以下步骤：步骤一，将高阻SOI衬底进行预处理，然后装入薄膜沉积腔内；步骤二，在高阻SOI衬底的上表面原位生长厚度不大于1nm的Al2O3薄膜；步骤三，在所述Al2O3薄膜上原位生长厚度不大于30nm的HfO2薄膜；步骤四，在所述HfO2薄膜上原位沉积吸氧金属盖帽层；步骤五，退火处理。本发明抑制了界面层生长，有利于高k栅介质等效栅氧厚度的减薄，提高了高k栅介质的结晶温度，减少了界面层厚度和界面态密度，改善了高阻SOI上高k栅介质的电学性能。
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公开(公告)号：CN101916761A
公开(公告)日：2010-12-15
申请号：CN201010231684.8
申请日：2010-07-20
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L27/12 , H01L21/762 , H01L21/3205
Abstract: 本发明公开了一种SOI埋氧层下的导电层及其制作工艺，其中所述SOI包括由下至上生长的底层硅膜、埋氧层、顶层硅膜；所述导电层生长于底层硅膜和埋氧层之间；所述导电层包括电荷引导层和阻挡层，所述阻挡层生长于所述电荷引导层的上、下表面。本发明可以将器件内部产生的热量通过导电层迅速排至外部，有效减小SOI的自热效应；而且使非绝缘性的衬底效果和完全绝缘的衬底一样；此外其可以释放界面积聚的多余电荷，缓解纵向电场对器件内部电荷分布的影响。
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公开(公告)号：CN101916729A
公开(公告)日：2010-12-15
申请号：CN201010234273.4
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明公开了一种具有多层超结结构的SOI LDMOS器件的制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成第一层超结结构；然后在形成有至少一层超结结构的SOI衬底上制备外延层，利用与制作第一层超结结构相同的工艺条件制作另一层超结结构，且使上下层超结结构的n型柱区和p型柱区交错排列，得到至少由两层超结结构组成的多层超结结构；之后再制作体区、栅区、源区、漏区和体接触区完成器件。该方法通过外延及离子注入技术形成多层超结结构，且上下两层超结结构的p/n型柱区交错排布，能够进一步提高p/n型柱区间的接触面积，且不会带来显著的副作用，保证器件的抗击穿能力比传统的超结LDMOS更高。
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公开(公告)号：CN101789435A
公开(公告)日：2010-07-28
申请号：CN200910200718.4
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
Abstract: 本发明公开了一种基于垂直栅SOI CMOS器件的超结结构及其制作方法，该结构包括SOI衬底，以及生长在SOI衬底上的栅区、源区、沟道区、漂移区、漏区，所述栅区与埋氧层垂直并直接接触，沟道区和漏区之间设有pn柱区上下排列的漂移区，且漂移区中居于下方的柱区与漏区掺杂类型一致。本发明在垂直栅SOI CMOS器件的基础上，将单一掺杂类型的漂移区改造成pn柱区交错的漂移区，尽可能使得漂移区在达到击穿电压时全耗尽，各处电场分布得到优化，电场峰值在漂移区、漂移区与沟道区交界处、漂移区与漏区交界处降低并平坦化，在继承了垂直栅SOI CMOS器件消除浮体效应的基础上，大大提升了SOI LDMOS的抗高压击穿能力。
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公开(公告)号：CN101764102B
公开(公告)日：2012-07-11
申请号：CN200910200722.0
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/84 , H01L21/768 , H01L21/28
Abstract: 本发明公开了一种具有垂直栅结构的SOI CMOS器件的制作方法，该方法为：由下至上依次生长硅衬底层，埋层氧化层，单晶硅顶层；采用STI工艺在单晶硅顶层位置处形成的有源区进行氧化物隔离；有源区包括NMOS区和PMOS区；在NMOS区和PMOS区中间刻蚀一个窗口，利用热氧化的方法在窗口内侧壁形成NMOS和PMOS栅氧化层；在窗口处淀积多晶硅，填满，掺杂，然后通过化学机械抛光形成垂直栅区；在NMOS和PMOS沟道采用多次离子注入的方式掺杂再快速退火，源漏区则采用离子注入方式重掺杂。本发明工艺简单，制作出的器件占用面积小版图层数少，能够完全避免浮体效应，方便对寄生电阻电容的测试。
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Patent Agency Ranking
公开(公告)号：CN101764136B
公开(公告)日：2011-11-16
申请号：CN200910200719.9
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L27/12 , H01L23/528 , H01L29/423
Abstract: 本发明公开了一种可调节垂直栅SOI CMOS器件沟道电流的叉指型结构，其由多个垂直栅SOI CMOS器件并列排布而成，其中相邻的垂直栅SOI CMOS器件的PMOS区与PMOS区相邻，NMOS区与NMOS区相邻；所有垂直栅SOICMOS器件的源区位于同一侧，漏区位于另一侧；所有垂直栅SOI CMOS器件的栅极从侧面引出形成叉指栅极。相邻的PMOS区共用一个体电极，相邻的NMOS区共用一个体电极，所有体电极并行相连形成叉指体电极。所有源区引出的源极并行连接形成叉指源极；所有漏区引出的漏极并行连接形成叉指漏极。本发明将多个CMOS器件的栅极通过叉指型拓扑结构并联起来，相当于提高了垂直栅SOI CMOS器件的等效栅宽，可以起到调节其沟道电流的目的。
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公开(公告)号：CN101916780A
公开(公告)日：2010-12-15
申请号：CN201010234287.6
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7824 , H01L29/0634
Abstract: 本发明公开了一种具有多层超结结构的LDMOS器件，该器件的有源区包括：栅区、位于栅区两侧的源区和漏区、位于栅区之下的体区、位于体区与漏区之间的多层超结结构；所述多层超结结构包括由下至上依次排列的至少两层超结结构，每层超结结构由横向交替排列的n型柱区和p型柱区组成，优选地，上下层超结结构的n型柱区和p型柱区交错排列。该器件的多层超结结构能够进一步提高p/n型柱区间的接触面积，同时该结构的制作方法不会带来显著的副作用，这样能够保证器件的抗击穿能力比传统的超结LDMOS更高，并且该多层超结结构还具有很好的扩展性。
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公开(公告)号：CN118645532A
公开(公告)日：2024-09-13
申请号：CN202410782692.3
申请日：2024-06-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种提高UIS能力和栅氧可靠性的分裂栅MOSFET器件及其制备方法，所述分裂栅MOSFET器件包括：漏极(1)、N+衬底(2)、N‑外延层(3)、电流扩展层(4)、P2区(5)、P1区(6)、P+区(7)、N+区(8)、JFET区(9)、栅氧化层(10)、栅极(11)、SiO2层间介质(12)、源极(13)。本发明不仅可以屏蔽栅氧电场，增强栅氧可靠性，还可以提高器件UIS耐量，而且工艺简单，成本低，具有良好的应用前景。
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公开(公告)号：CN118431277A
公开(公告)日：2024-08-02
申请号：CN202410425687.7
申请日：2024-04-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/778 , H01L21/335 , H01L27/088 , H01L21/8234
Abstract: 本发明涉及一种高热可靠性单片集成硅基GaN半桥电路及其制备方法，在硅基GaN功率器件制备完成后经晶圆减薄，键合到半绝缘型SiC衬底上，再经凹槽刻蚀、介质隔离而得。本发明实现高低边硅基GaN功率器件的完全隔离，彻底解决硅基GaN功率器件半桥电路单片集成面临的衬底串扰问题，同时因半绝缘型SiC材料热导率高，该半桥电路具有更高热可靠性，在大功率高频电力电子领域具有巨大应用潜力。
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公开(公告)号：CN118153502A
公开(公告)日：2024-06-07
申请号：CN202410261190.6
申请日：2024-03-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/367 , H01L29/78 , H01L29/06 , G06F30/392
Abstract: 本发明提供一种半导体器件终端结构的设计方法及半导体器件结构，提供半导体器件结构，增大场限环环宽度至阻断电压随环宽度增大的速率小于等于预设速率；将场限环分为全耗尽区域和未全耗尽区域，设置未全耗尽区域场限环环间距从内向外等差递增，调整递增公差至主结电场与末环结电场相等或差值最小；减小未全耗尽区域内场限环环宽度至最小。本发明调节整体场限环参数增大末结电场提高电场均匀性，再分别调节未全耗尽和全耗尽区域的场限环参数降低末结电场增大带来的曲率效应，进一步提高电场均匀性，提高阻断电压利用率。本发明受2022年国家重点研发项目资助(项目编号：2022YFB3604300，课题编号：2022YFB3604303，项目名称：GaN基纵向功率电子材料与器件研究)。
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