-
公开(公告)号：CN106997324A
公开(公告)日：2017-08-01
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
-
公开(公告)号：CN112084059B
公开(公告)日：2024-11-19
申请号：CN202010488607.4
申请日：2020-06-02
Applicant: 三星电子株式会社
Abstract: 错误校正电路包括错误校正码(ECC)存储器和ECC引擎。ECC存储器存储至少部分地由生成矩阵表示的ECC。ECC引擎利用ECC基于主要数据产生奇偶性数据，并且利用奇偶性数据检测和/或校正从存储器单元阵列读取的主要数据中的至少一个错误位。主要数据包括被划分至多个子数据单元中的多个数据位。ECC包括被划分至对应于子数据单元的多个码组中的多个列矢量。列矢量具有被配置为将误校正位和多个错误位收集在一个符号中的元素，并且由于主要数据中的多个错误位而产生误校正位。
-
公开(公告)号：CN109036492B
公开(公告)日：2024-07-05
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
-
公开(公告)号：CN113157201B
公开(公告)日：2023-12-19
申请号：CN202011289748.X
申请日：2020-11-17
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器及包括存储器控制器的存储器系统。存储器控制器控制包括数据芯片以及第一和第二奇偶校验芯片的存储器模块。存储器控制器包括纠错码(ECC)引擎。ECC引擎包括ECC解码器和用于存储奇偶校验矩阵的存储器。ECC解码器接收与数据芯片相关联的错误信息信号，使用奇偶校验矩阵对来自存储器模块的码字集执行ECC解码，以生成第一校验子和第二校验子，并基于错误信息信号和第二校验子，校正用户数据集中的比特错误。比特错误是由行故障生成的，并且使用第一校验子和第二校验子是不可校正的。每一个错误信息信号包括行故障信息，该行故障信息指示在相应的数据芯片中的至少一个存储单元行中是否发生行故障。
-
公开(公告)号：CN110120243B
公开(公告)日：2023-11-07
申请号：CN201910004034.0
申请日：2019-01-03
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了半导体存储器装置、操作其的方法以及存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错码引擎、输入/输出选通电路以及控制逻辑电路。存储器单元阵列包括多个存储体阵列，每个存储体阵列包括动态存储器单元。响应于访问地址和命令，控制逻辑电路生成用于控制输入/输出选通电路的第一控制信号和用于控制纠错码引擎的第二控制信号。控制逻辑电路响应于第一命令控制纠错码引擎对将被存储在至少一个存储体阵列的第一页中的写入数据执行s位纠错码编码，并响应于第二命令控制纠错码引擎对从第一页读取的第一码字执行t位纠错码解码。
-
Patent Agency Ranking
公开(公告)号：CN115987299A
公开(公告)日：2023-04-18
申请号：CN202211678436.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种执行错误检测操作的存储器系统，包括：半导体存储器设备以及存储器控制器，其被配置为：将第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位发送到半导体存储器设备；基于第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，生成最终错误检测码位；从半导体存储器设备接收返回的错误检测码位，所述返回的错误检测码位包括在全码率模式期间的第一错误检测码位和第二错误检测码位以及在半码率模式期间的合并的错误检测码位；以及将最终错误检测码位和返回的错误检测码位进行比较，以确定由半导体接收的第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位是否包括错误。
-
公开(公告)号：CN107393596B
公开(公告)日：2022-03-01
申请号：CN201710281643.1
申请日：2017-04-26
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储设备包括存储单元阵列、控制逻辑电路以及纠错电路。控制逻辑电路通过对命令进行解码来生成控制信号。在半导体存储设备的写模式中，控制逻辑电路控制纠错电路从所选择的子页读取第一单元数据，并且在通过对第一单元数据执行纠错码解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到子页中的主数据来生成第一奇偶校验数据。当第一子单元数据包括至少一个错误位时，纠错电路基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。
-
公开(公告)号：CN113140252A
公开(公告)日：2021-07-20
申请号：CN202011026420.9
申请日：2020-09-25
Applicant: 三星电子株式会社
IPC: G11C29/42 , G11C11/4078
Abstract: 一种半导体存储器件的纠错电路包括纠错码(ECC)编码器和ECC解码器。所述ECC编码器使用由生成矩阵表示的纠错码，基于主数据生成奇偶校验数据，并将包括所述主数据和所述奇偶校验数据的码字存储在存储单元阵列的目标页面中。所述ECC解码器基于从所述半导体存储器件的外部提供的地址，从所述目标页面读取所述码字作为读取码字，以基于所述读取码字和奇偶校验矩阵生成不同的校正子，所述奇偶校验矩阵是基于所述ECC的；并且，将所述不同的校正子应用于所述读取码字中的所述主数据，以在所述主数据中存在单个位错误时纠正所述单个位错误，或者在所述目标页面中的相邻两个存储单元中出现两个位错误时纠正所述两个位错误。
-
公开(公告)号：CN110995289B
公开(公告)日：2021-02-19
申请号：CN201911179754.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
-
公开(公告)号：CN111179999A
公开(公告)日：2020-05-19
申请号：CN201910755942.3
申请日：2019-08-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件、存储系统和操作半导体存储器件的方法。半导体存储器件包括存储单元阵列和包括ECC引擎的接口电路。所述存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路接收主数据和包括外部奇偶校验位或数据掩码信号的子数据，基于所述数据掩码信号的掩码位生成标记信号，响应于操作模式和所述标记信号对所述主数据执行ECC编码操作，将所述主数据存储在所述正常单元区域中，响应于所述操作模式将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中，响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作。
-
-
-
-
-
-
-
-
-
Search Results
69
records
(took 0.105 seconds)
