公开(公告)号：CN1975932A

公开(公告)日：2007-06-06

申请号：CN200610101516.0

申请日：2006-07-12

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  田喜锡 ,  韩晶昱 ,  李昌勋 ,  徐辅永 ,  全昌愍 ,  洪恩美

IPC: G11C16/16

Abstract: 本发明公开了一种非易失半导体存储器，其包括半导体衬底上的第一导电类型的半导体阱区。该半导体阱区在其中具有第二导电类型的公共源极扩散区，该公共源极扩散区在半导体阱区内延伸且与半导体阱区形成P－N整流节。可字节擦除EERPOM存储器阵列提供在半导体阱区内。该可字节擦除EERPOM存储器阵列配置来支持第一和第二多个EEPROM存储器单元的独立擦除，第一和第二多个EEPROM存储器单元电连接到公共源极扩散区。

公开(公告)号：CN1901200A

公开(公告)日：2007-01-24

申请号：CN200610106184.5

申请日：2006-07-20

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  李昌勋 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L27/105 ,  H01L23/522 ,  H01L21/8239 ,  H01L21/768

CPC classification number: H01L27/11524 ,  G11C16/0433 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825

Abstract: 本发明提供了一种非易失存储单元，包括：源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。

公开(公告)号：CN1841785A

公开(公告)日：2006-10-04

申请号：CN200610067866.X

申请日：2006-03-13

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱 ,  金龙泰 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328 ,  H01L29/7885

Abstract: 披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供了增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

公开(公告)号：CN1722446A

公开(公告)日：2006-01-18

申请号：CN200510083355.2

申请日：2005-07-12

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱 ,  金龙泰

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/7885

Abstract: 本发明涉及一种形成分裂栅极非易失存储单元的方法。该方法可以包括形成自对准于在其之间的场氧化物区的第一和第二相邻浮置栅极。形成氧化物层来覆盖第一和第二相邻浮置栅极和场氧化物区，氧化物层将第一和第二相邻浮置栅极彼此电隔离。在第一和第二相邻浮置栅极上的氧化物层上形成控制栅极。本发明还公开了如此形成的分裂栅极非易失存储单元。

公开(公告)号：CN1661784A

公开(公告)日：2005-08-31

申请号：CN200510065634.6

申请日：2005-02-04

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  金龙泰

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/8239 ,  H01L29/788 ,  H01L27/10

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7885

Abstract: 提供了具有自对准的浮栅和控制栅结构的非易失分裂栅存储器单元和用于制造该存储器单元的示例性工艺，其对于分裂栅元件的相对长度和间隔提供了改善的尺寸控制。每个控制栅包括在相关浮栅的至少一部分的上方延伸的突出部分，该突出部分的尺寸由第一牺牲多晶硅间隙壁确定，当其被除去时，在中间绝缘结构中产生凹陷区域。然后形成控制栅以作为与中间绝缘结构相邻的多晶硅间隙壁，延伸到凹陷区域中的间隙壁部分决定了突出部分的尺寸和间隔以及将分裂栅电极的上部隔开的多晶硅间氧化物的厚度，由此提供改善的性能和可制造性。