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公开(公告)号：CN110010687A
公开(公告)日：2019-07-12
申请号：CN201811654142.4
申请日：2018-12-26
Applicant: 瑞萨电子株式会社
Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN105977285A
公开(公告)日：2016-09-28
申请号：CN201610097166.9
申请日：2016-02-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L27/088 , H01L21/336 , H01L21/8234
CPC classification number: H01L29/0634 , H01L29/1095 , H01L29/404 , H01L29/41766 , H01L29/66712 , H01L29/66727 , H01L29/7811 , H01L29/78 , H01L21/8234 , H01L27/088 , H01L29/66568
Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。
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公开(公告)号：CN105097934A
公开(公告)日：2015-11-25
申请号：CN201510254731.3
申请日：2015-05-18
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。
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公开(公告)号：CN103227113A
公开(公告)日：2013-07-31
申请号：CN201310029580.2
申请日：2013-01-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7802 , H01L21/02639 , H01L21/26506 , H01L21/26566 , H01L29/0634 , H01L29/1095 , H01L29/161 , H01L29/165 , H01L29/41766 , H01L29/66712 , H01L29/66727 , H01L29/66734 , H01L29/7813 , H01L29/7842 , H01L29/7848
Abstract: 本发明涉及制造垂直平面功率MOSFET的方法和制造沟槽栅极功率MOSFET的方法。在含有具有超结结构的漂移区的超结功率MOSFET的制造步骤中，在形成超结结构之后，典型地执行引入体区等以及与其有关的热处理。然而，在其过程中，包括在超结结构内的P型柱区等中的每一个中的掺杂剂被扩散，从而导致分散的掺杂分布。这引起诸如在漏极与源极之间施加反向偏压时的击穿电压的劣化以及导通电阻的增大之类的问题。根据本发明，在制造基于硅的垂直平面功率MOSFET的方法中，形成沟道区的体区是通过选择性外延生长来形成的。
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Patent Agency Ranking
公开(公告)号：CN107808861B
公开(公告)日：2023-06-27
申请号：CN201710682932.2
申请日：2017-08-11
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。
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公开(公告)号：CN114744022A
公开(公告)日：2022-07-12
申请号：CN202210396513.3
申请日：2016-02-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。
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公开(公告)号：CN105789308B
公开(公告)日：2020-10-16
申请号：CN201510977440.7
申请日：2015-12-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。
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公开(公告)号：CN105097934B
公开(公告)日：2020-03-20
申请号：CN201510254731.3
申请日：2015-05-18
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。
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