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公开(公告)号：CN105374877A
公开(公告)日：2016-03-02
申请号：CN201510493423.6
申请日：2015-08-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体器件，使半导体器件(纵型的功率MOSFET)的特性提高。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)中设置具有角部的螺旋状的p型柱区域(PC3)。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)的外延层上形成将单元区域(CR)螺旋状地包围、且具有构成角部的第1侧面和第2侧面的沟槽，在该沟槽埋入外延层。像这样，通过将p型柱区域(PC3)(n型柱区域)螺旋状地配置，而能够避免基于过热点的耐压裕度的降低。另外，由于维持了p型柱区域(PC3)(n型柱区域)的连续性，所以电场朝向外周部被阶段地缓和，耐压得以提高。
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公开(公告)号：CN105789308A
公开(公告)日：2016-07-20
申请号：CN201510977440.7
申请日：2015-12-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。
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公开(公告)号：CN114744022A
公开(公告)日：2022-07-12
申请号：CN202210396513.3
申请日：2016-02-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。
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公开(公告)号：CN105789308B
公开(公告)日：2020-10-16
申请号：CN201510977440.7
申请日：2015-12-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。
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Patent Agency Ranking
公开(公告)号：CN105097934B
公开(公告)日：2020-03-20
申请号：CN201510254731.3
申请日：2015-05-18
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。
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公开(公告)号：CN105374877B
公开(公告)日：2020-09-11
申请号：CN201510493423.6
申请日：2015-08-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体器件，使半导体器件(纵型的功率MOSFET)的特性提高。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)中设置具有角部的螺旋状的p型柱区域(PC3)。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)的外延层上形成将单元区域(CR)螺旋状地包围、且具有构成角部的第1侧面和第2侧面的沟槽，在该沟槽埋入外延层。像这样，通过将p型柱区域(PC3)(n型柱区域)螺旋状地配置，而能够避免基于过热点的耐压裕度的降低。另外，由于维持了p型柱区域(PC3)(n型柱区域)的连续性，所以电场朝向外周部被阶段地缓和，耐压得以提高。
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公开(公告)号：CN105977285A
公开(公告)日：2016-09-28
申请号：CN201610097166.9
申请日：2016-02-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L27/088 , H01L21/336 , H01L21/8234
CPC classification number: H01L29/0634 , H01L29/1095 , H01L29/404 , H01L29/41766 , H01L29/66712 , H01L29/66727 , H01L29/7811 , H01L29/78 , H01L21/8234 , H01L27/088 , H01L29/66568
Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。
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公开(公告)号：CN105097934A
公开(公告)日：2015-11-25
申请号：CN201510254731.3
申请日：2015-05-18
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。
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公开(公告)号：CN205081123U
公开(公告)日：2016-03-09
申请号：CN201520606029.4
申请日：2015-08-12
Applicant: 瑞萨电子株式会社
CPC classification number: H01L29/0634 , H01L29/045 , H01L29/0638 , H01L29/0696 , H01L29/1095 , H01L29/402 , H01L29/41766 , H01L29/66666 , H01L29/66727 , H01L29/7811 , H01L29/7827
Abstract: 本实用新型提供一种半导体器件，使半导体器件(纵型的功率MOSFET)的特性提高。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)中设置具有角部的螺旋状的p型柱区域(PC3)。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)的外延层上形成将单元区域(CR)螺旋状地包围、且具有构成角部的第1侧面和第2侧面的沟槽，在该沟槽埋入外延层。像这样，通过将p型柱区域(PC3)(n型柱区域)螺旋状地配置，而能够避免基于过热点的耐压裕度的降低。另外，由于维持了p型柱区域(PC3)(n型柱区域)的连续性，所以电场朝向外周部被阶段地缓和，耐压得以提高。
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