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公开(公告)号：CN114024913B
公开(公告)日：2024-03-08
申请号：CN202111166389.3
申请日：2021-09-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L47/25 , G06F15/173
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公开(公告)号：CN115221083B
公开(公告)日：2023-01-24
申请号：CN202211075829.9
申请日：2022-09-05
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种PCIe中断处理方法、装置、设备及介质，涉及计算机技术领域，包括：获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。通过上述技术方案，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设。
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公开(公告)号：CN115277393A
公开(公告)日：2022-11-01
申请号：CN202210883322.X
申请日：2022-07-26
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L41/0803 , H04L41/084
Abstract: 本发明公开了一种传输配置信息的方法、装置及介质，适用于数据传输配置领域。通过交换机将主机的自定义网络帧协议发送至各加速卡进行初始化配置以及加速运算的配置，在加速运算的配置过程中，仅需要主机将寄存器帧发送至一个加速卡后，将寄存器帧发送至当前加速卡进行加速运算；当当前加速卡加速运算完成后，通过当前加速卡的网口将寄存器帧发送至下一个当前加速卡，直到最后一个加速卡完成加速运算，各加速卡逐一完成寄存器帧的配置操作，不需要主机全程参与整个过程，减少主机的开销，节省整体传输的链路通信时间。同时在最后一个加速卡加速运算配置结束后，增加对应操作的中断帧，提高整体加速卡的可靠性。
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公开(公告)号：CN115221083A
公开(公告)日：2022-10-21
申请号：CN202211075829.9
申请日：2022-09-05
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种PCIe中断处理方法、装置、设备及介质，涉及计算机技术领域，包括：获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。通过上述技术方案，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设。
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公开(公告)号：CN114328153A
公开(公告)日：2022-04-12
申请号：CN202111608186.5
申请日：2021-12-23
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F11/34
Abstract: 本发明公开了一种RDMA性能测试系统、方法、装置及介质，包括FPGA，加速单元，RDMA处理单元，加速单元设置于FPGA中，用于在FPGA间需要进行数据交互时发起数据交互请求，RDMA处理单元设置于FPGA中，并与加速单元连接，用于在加速单元发起数据交互请求后实现FPGA间的数据交互，FPGA包括计时器，计时器与RDMA处理单元连接，用于FPGA间的进行数据交互时计时以确定RDMA性能。由此可见，本发明提供的技术方案，使用FPGA来实现RDMA功能，由于FPGA的处理节拍固定，进而使得内部数据读写延时固定，且FPGA的计时器精度高，进而提高了RDMA性能测试结果的稳定性及准确性。
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Patent Agency Ranking
公开(公告)号：CN115277393B
公开(公告)日：2024-10-18
申请号：CN202210883322.X
申请日：2022-07-26
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L41/0803 , H04L41/084
Abstract: 本发明公开了一种传输配置信息的方法、装置及介质，适用于数据传输配置领域。通过交换机将主机的自定义网络帧协议发送至各加速卡进行初始化配置以及加速运算的配置，在加速运算的配置过程中，仅需要主机将寄存器帧发送至一个加速卡后，将寄存器帧发送至当前加速卡进行加速运算；当当前加速卡加速运算完成后，通过当前加速卡的网口将寄存器帧发送至下一个当前加速卡，直到最后一个加速卡完成加速运算，各加速卡逐一完成寄存器帧的配置操作，不需要主机全程参与整个过程，减少主机的开销，节省整体传输的链路通信时间。同时在最后一个加速卡加速运算配置结束后，增加对应操作的中断帧，提高整体加速卡的可靠性。
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公开(公告)号：CN114138101A
公开(公告)日：2022-03-04
申请号：CN202111137995.2
申请日：2021-09-27
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F1/3287 , G06F15/78
Abstract: 本发明公开了一种功耗控制方法，考虑到加速卡在对待加速应用的处理过程中，并不一定使用自身内部所有的多个接口控制模块，因此本申请可以在目标加速卡负责处理的待加速应用的组合发生变化时，将当前目标加速卡内参与状态为不参与的接口控制模块关闭，在不影响加速卡正常工作的基础上降低了加速卡的功耗，从而节约了用电成本。本发明还公开了一种功耗控制装置、设备及计算机可读存储介质，具有如上功耗控制方法相同的有益效果。
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公开(公告)号：CN111736867A
公开(公告)日：2020-10-02
申请号：CN202010506249.5
申请日：2020-06-05
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F8/65
Abstract: 本申请公开了一种FPGA更新设备、方法以及存储介质。FPGA更新设备包括控制芯片以及逻辑运算芯片，逻辑运算芯片通过协议转换接口以及指令接口分别与控制芯片连接，在此基础上，逻辑运算芯片通过指令接口接收控制芯片传入的FPGA更新指令，并利用协议转换接口接收基于初始传输协议传入的FPGA固件，进而根据FPGA更新指令控制协议转换接口将FPGA固件以目标传输协议传输至FPGA的配置接口，以此实现了对FPGA的更新。此外，本申请还提供一种FPGA更新方法以及存储介质，有益效果同上所述。
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公开(公告)号：CN119046211A
公开(公告)日：2024-11-29
申请号：CN202411534503.7
申请日：2024-10-31
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F13/28
Abstract: 本发明公开了一种数据处理系统、方法及计算机系统，涉及计算机系统领域，为解决访问扩展内存的访问路径长、访问延时大的问题，该数据处理系统包括处理板和内存扩展板，处理板上设有处理核心、第一控制器，内存扩展板上设有存储组件和控制组件。本发明能够使处理板可以对内存扩展板上的存储组件直接进行访问，而无需通过服务器主机进行内存拷贝，降低了处理板访问扩展内存时和服务器主机之间的耦合度，在有效扩展了处理板的内存的同时，缩短了处理板对扩展内存的访问路径，降低了访问延时，从而减小了预训练模型训练过程中的通信瓶颈。
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公开(公告)号：CN118503195B
公开(公告)日：2024-09-20
申请号：CN202410954443.8
申请日：2024-07-17
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F15/173 , G06F9/50
Abstract: 本发明涉及数据存储技术领域，具体公开了数据传输方法、设备、异构系统及一致性互连处理器件，应用安装在设备上的一致性互连处理器件根据所在异构系统中待互连的其他设备的数量使能对应的一致性互连接口，初始化物理通信链路获取内存互连参数，据此建立设备间的内存一致性互连通信链路，自所在设备中分配对应的缓存空间；基于内存一致性互连通信链路和缓存空间进行所在设备和其他设备的缓存一致性事务处理，以实现所在设备与其他设备之间的内存一致性互连传输请求，能够动态感知拓扑并自动搭建异构系统的设备间内存一致性互连通信链路，简化异构系统中需要管理不同设备互连协议的问题，同时实现设备间缓存一致性进一步提高存取性能。
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