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公开(公告)号：CN114936043A
公开(公告)日：2022-08-23
申请号：CN202210551809.8
申请日：2022-05-20
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/4401 , G06F15/173 , H04L67/06
Abstract: 本申请公开了一种池化异构资源启动方法、装置、设备及存储介质，涉及异构资源虚拟化技术领域，包括：监测应用服务器是否开始启动，得到相应的监测结果；根据监测结果确定是否下载应用逻辑存储服务器中预先存储的应用逻辑至池化异构资源并记录相应的下载情况；基于下载情况触发启动控制指令，并利用启动控制指令控制池化异构资源启动。本申请在监测到所述应用服务器开始启动时，直接下载应用逻辑存储服务器中预先存储的应用逻辑至池化异构资源，避免应用逻辑从应用逻辑存储服务器中转到应用服务器，然后再到池化异构资源上所造成的时延，而且能够解决应用服务器启动之后，才能启动池化异构资源的问题，从而避免耗费大量的启动时间，提高启动性能。
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公开(公告)号：CN114936043B
公开(公告)日：2024-02-09
申请号：CN202210551809.8
申请日：2022-05-20
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/4401 , G06F15/173 , H04L67/06
Abstract: 本申请公开了一种池化异构资源启动方法、装置、设备及存储介质，涉及异构资源虚拟化技术领域，包括：监测应用服务器是否开始启动，得到相应的监测结果；根据监测结果确定是否下载应用逻辑存储服务器中预先存储的应用逻辑至池化异构资源并记录相应的下载情况；基于下载情况触发启动控制指令，并利用启动控制指令控制池化异构资源启动。本申请在监测到所述应用服务器开始启动时，直接下载应用逻辑存储服务器中预先存储的应用逻辑至池化异构资源，避免应用逻辑从应用逻辑存储服务器中转到应用服务器，然后再到池化异构资源上所造成的时延，而且能够解决应用服务器启动之后，才能启动池化异构资源的问题，从而避免耗费大量的启动时间，提高启动性能。
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公开(公告)号：CN114840217A
公开(公告)日：2022-08-02
申请号：CN202210612259.6
申请日：2022-05-31
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了计算机技术领域内的一种编译方法、装置、设备及可读存储介质。在本申请中，分布式系统中的任意节点在接收到目标源文件的编译指令后，先不进行编译，而是在当前节点中确定影响目标源文件编译的节点环境参数，并基于节点环境参数在预设编译结果库中查询目标源文件的编译结果信息，若在预设编译结果库中查到编译结果信息，则基于编译结果信息确定目标源文件的编译文件的存储位置，从存储位置获取编译文件，并在当前节点运行编译文件。本申请可避免节点进行冗长的编译工作，能够提高分布式系统中各节点的编译效率。相应地，本申请提供的一种编译装置、设备及可读存储介质，也同样具有上述技术效果。
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公开(公告)号：CN111858038A
公开(公告)日：2020-10-30
申请号：CN202010616628.X
申请日：2020-06-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/50
Abstract: 本申请公开了一种FPGA板卡内存数据的读取方法、装置及计算机可读存储介质。其中，方法包括FPGA板卡在接收主机端的硬件信息获取请求后将控制器数量和DDR内存总个数进行反馈；当接收到主机端的数据空间申请请求，基于数据空间申请请求将待计算数据进行数据切片处理；数据空间申请请求携带各DDR的专用申请空间容量和待计算数据，待计算数据的切片总数与DDR内存总个数相同；将各切片数据传输至相应的DDR空间中，并根据每片DDR中切片数据的数据存储位置通过多个控制器并行从DDR内存空间中读取数据并计算，从而有效提升FPGA板卡读取数据效率和资源利用率，从而提高整体运行效率，降低系统数据处理延时。
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公开(公告)号：CN113849238A
公开(公告)日：2021-12-28
申请号：CN202111149416.6
申请日：2021-09-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/4401 , G06F9/50
Abstract: 本申请公开了一种数据通信方法、装置、电子设备及可读存储介质。其中，方法包括将用户态的多个用户线程同时分别拷贝至内核态对应的缓存区中，并为各用户线程分配相应的线程标识信息。对每个用户线程，将基于当前用户线程对应的缓存区和线程标识信息所生成FPGA数据包传输至FPGA，并通知内核线程，以使内核线程对接收到的目标FPGA数据包和当前用户线程进行线程一致性校验；若校验成功，则内核线程向当前用户线程发送唤醒指令，以使当前用户线程将内核态数据拷贝至用户态缓存区，从而可有效解决高并发下多个线程同时与FPGA通信所导致的惊群现象。
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Patent Agency Ranking
公开(公告)号：CN114020452A
公开(公告)日：2022-02-08
申请号：CN202111234819.0
申请日：2021-10-22
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/50
Abstract: 本申请公开了一种异构资源池管理方法、系统及异构计算平台，该方法包括：由PCIE交换机连接的第一个可编程器件接收原始计算数据；第一个可编程器件计算完成后，将得到的第一中间数据通过PCIE交换机传递至连接的第二个可编程器件；第二个可编程器件计算完成后，将得到的第二中间数据通过PCIE交换机传递至连接的第三个可编程器件；重复PCIE交换机的数据传递操作，直至PCIE交换机连接的最后一个可编程器件完成计算，得到最终计算结果。这样在异构计算资源池化中增加PCIE交换机，通过PCIE交换机的数据传递操作，提高可编程器件间的数据交互效率，降低数据传输的延时和抖动，对外提供更大的计算资源模块。
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公开(公告)号：CN113992588A
公开(公告)日：2022-01-28
申请号：CN202111226345.5
申请日：2021-10-21
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L47/12
Abstract: 本申请公开了一种数据传输方法、装置、电子设备及可读存储介质。其中，方法包括当检测到网络拥塞时，根据每个拥塞节点的子节点和母节点的网络状态信息确定相应拥塞路径对应的拥塞时长估计值；根据每条拥塞路径对应的拥塞时长估计值确定各拥塞节点的最大拥塞疏通时间估计值；最大拥塞疏通时间估计值作为上游节点的超时时间；对每个拥塞节点，将携带最大拥塞疏通时间估计值的PAUSE帧发送给相对应的上游节点；若网络提前完成缓存发送操作，向相应上游节点发送网络恢复请求；若网络发生死锁，则通过超时处理触发网络疏通操作，本申请可有效提高数据传输效率。
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公开(公告)号：CN111857868A
公开(公告)日：2020-10-30
申请号：CN202010614668.0
申请日：2020-06-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/445
Abstract: 本发明公开了一种证券数据的读写方法、装置、设备及计算机可读存储介质，该方法包括：获取证券数据读写指令；其中，证券数据读写指令包括证券代码；将证券代码作为映射内存地址，从预设内存空间中读取映射内存地址对应的映射内存中存储的内存地址；在内存地址的内存空间中进行证券数据读写指令对应的证券数据的读操作或写操作；本发明通过将证券代码作为映射内存地址，从预设内存空间中读取映射内存地址对应的映射内存中存储的内存地址，以使用映射内存地址的代价，能够对每个证券代码进行识别，并给对应的存储证券数据的内存地址，从而降低了查找证券数据存储位置的延迟时间；并且能够通过预设内存空间的设置提高用户使用时的拓展效率。
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公开(公告)号：CN113992588B
公开(公告)日：2024-02-09
申请号：CN202111226345.5
申请日：2021-10-21
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L47/12
Abstract: 本申请公开了一种数据传输方法、装置、电子设备及可读存储介质。其中，方法包括当检测到网络拥塞时，根据每个拥塞节点的子节点和母节点的网络状态信息确定相应拥塞路径对应的拥塞时长估计值；根据每条拥塞路径对应的拥塞时长估计值确定各拥塞节点的最大拥塞疏通时间估计值；最大拥塞疏通时间估计值作为上游节点的超时时间；对每个拥塞节点，将携带最大拥塞疏通时间估计值的PAUSE帧发送给相对应的上游节点；若网络提前完成缓存发送操作，向相应上游节点发送网络恢复请求；若网络发生死锁，则通过超时处理触发网络疏通操作，本申请可有效提高数据传输效率。
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公开(公告)号：CN113849238B
公开(公告)日：2024-02-09
申请号：CN202111149416.6
申请日：2021-09-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/4401 , G06F9/50
Abstract: 本申请公开了一种数据通信方法、装置、电子设备及可读存储介质。其中，方法包括将用户态的多个用户线程同时分别拷贝至内核态对应的缓存区中，并为各用户线程分配相应的线程标识信息。对每个用户线程，将基于当前用户线程对应的缓存区和线程标识信息所生成FPGA数据包传输至FPGA，并通知内核线程，以使内核线程对接收到的目标FPGA数据包和当前用户线程进行线程一致性校验；若校验成功，则内核线程向当前用户线程发送唤醒指令，以使当前用户线程将内核态数据拷贝至用户态缓存区，从而可有效解决高并发下多个线程同时与FPGA通信所导致的惊群现象。
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