-
公开(公告)号：CN111857866A
公开(公告)日：2020-10-30
申请号：CN202010606000.1
申请日：2020-06-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/445
Abstract: 本发明实施例公开了一种多动态核的加载方法、装置和介质，当检测到动态核加载启动时，从预设的存储空间中读取重配置数据流；依据重配置数据流中携带的原始数据流，加载动态核。当重配置数据流中携带的读取地址不是结束地址时，依据重配置数据流中携带的读取地址从存储空间中读取下一条重配置数据流，并返回依据重配置数据流中携带的原始数据流，加载原始数据流所对应的动态核的步骤。通过从存储空间中读取重配置数据流，可以减少软件层面的加载操作命令。并且在每条重配置数据流中加入了下一条数据流的读取地址，FPGA依赖于读取地址可以实现动态核的自动加载，无需在每次加载动态核时通过软件层面触发FPGA，提升了动态核加载的效率。
-
公开(公告)号：CN111857236A
公开(公告)日：2020-10-30
申请号：CN202010614690.5
申请日：2020-06-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F1/08
Abstract: 本申请公开了一种FPGA系统时钟频率设定系统，包括：时钟资源管理器、时钟频率判定模块和负反馈配置模块；时钟资源管理器，用于根据时钟频率配置寄存器中的数值输出相应时钟频率的时钟信号；时钟频率判定模块，用于获取反馈信号，根据反馈信号输出相应的调整信号至负反馈配置模块；负反馈配置模块，用于根据调整信号，向时钟资源管理器输出与调整信号对应的时钟频率配置寄存器中的数值。本申请时钟频率判定模块根据反馈信号判断是否需要调整时钟频率，输出相应的调整信号至负反馈配置模块，由负反馈配置模块获取相应的时钟频率配置寄存器中的数值，并发送至时钟资源管理器，改变输出的时钟频率，使时钟频率能够根据实际应用需求进行动态调整。
-
公开(公告)号：CN113722090A
公开(公告)日：2021-11-30
申请号：CN202110845282.5
申请日：2021-07-26
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/50 , G06F15/173
Abstract: 本发明公开了一种任务管理方法、装置、设备及计算机可读存储介质，本申请中响应端的加速卡在无法将已完成命令加入到响应端CPU的CQ时可以将该状况告知CPU，并在预设时长内持续尝试将已完成命令加入到CQ中，在这预设时长之内请求端的加速卡不会继续发送数据，而在预设时长内将已完成命令加入到CQ中后，响应端的加速卡便可以向请求端的加速卡发送确认信号以便其继续发送数据，减少了对于网络带宽的占用，而且面对异常情况时通过信号延时较小的加速卡进行确认信号的发送，提高了工作效率。
-
公开(公告)号：CN117807000A
公开(公告)日：2024-04-02
申请号：CN202410230114.9
申请日：2024-02-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F13/16
Abstract: 本发明公开了一种通道总线仲裁电路、加速装置、方法、系统、装置及介质，涉及数据处理领域，用于解决多个通道总线对待访问存储器进行访问时浪费时间周期的问题。该方案为各通道总线设置了优先级，控制电路按照预设通道优先级的顺序将各通道总线传输的访问请求通过第一多路复用器存储至第一内存电路，待访问存储器按照存储顺序依次处理访问请求，对多个通道总线发送的访问请求进行有效的协调和管理，可确保各访问请求均被处理，避免访问的混乱和冲突，避免在切换通道时导致的时钟周期浪费问题，减少待访问存储器的等待时间，有效利用待访问存储器的带宽，此外使用硬件电路来实现相比于软件逻辑而言还可以降低信号传输的延迟。
-
公开(公告)号：CN113873008B
公开(公告)日：2024-03-19
申请号：CN202111007482.X
申请日：2021-08-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L67/148
Abstract: 本申请提供了一种RDMA网络节点的连接重配方法、装置、系统及介质，该方法包括：接收重配请求，重配请求携带需重配节点的标识，需重配节点包括发起节点、旧节点和新节点，控制发起节点根据重配请求向旧节点发送断开连接请求，以使发起节点和旧节点断开连接；当发起节点和旧节点断开连接后，控制发起节点根据重配请求向新节点发送建立连接请求，以使发起节点和新节点建立连接。从而不需要对整个RDMA网络的所有节点进行复位重连，而只需要针对需要修改的节点进行连接重配即可，不会影响其他RDMA节点的正常工作，对整个云平台的影响降到最低，提高了云平台的运行效率。
-
Patent Agency Ranking
公开(公告)号：CN114024913B
公开(公告)日：2024-03-08
申请号：CN202111166389.3
申请日：2021-09-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L47/25 , G06F15/173
-
公开(公告)号：CN117807000B
公开(公告)日：2024-05-28
申请号：CN202410230114.9
申请日：2024-02-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F13/16
Abstract: 本发明公开了一种通道总线仲裁电路、加速装置、方法、系统、装置及介质，涉及数据处理领域，用于解决多个通道总线对待访问存储器进行访问时浪费时间周期的问题。该方案为各通道总线设置了优先级，控制电路按照预设通道优先级的顺序将各通道总线传输的访问请求通过第一多路复用器存储至第一内存电路，待访问存储器按照存储顺序依次处理访问请求，对多个通道总线发送的访问请求进行有效的协调和管理，可确保各访问请求均被处理，避免访问的混乱和冲突，避免在切换通道时导致的时钟周期浪费问题，减少待访问存储器的等待时间，有效利用待访问存储器的带宽，此外使用硬件电路来实现相比于软件逻辑而言还可以降低信号传输的延迟。
-
公开(公告)号：CN111857866B
公开(公告)日：2022-06-17
申请号：CN202010606000.1
申请日：2020-06-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/445
Abstract: 本发明实施例公开了一种多动态核的加载方法、装置和介质，当检测到动态核加载启动时，从预设的存储空间中读取重配置数据流；依据重配置数据流中携带的原始数据流，加载动态核。当重配置数据流中携带的读取地址不是结束地址时，依据重配置数据流中携带的读取地址从存储空间中读取下一条重配置数据流，并返回依据重配置数据流中携带的原始数据流，加载原始数据流所对应的动态核的步骤。通过从存储空间中读取重配置数据流，可以减少软件层面的加载操作命令。并且在每条重配置数据流中加入了下一条数据流的读取地址，FPGA依赖于读取地址可以实现动态核的自动加载，无需在每次加载动态核时通过软件层面触发FPGA，提升了动态核加载的效率。
-
公开(公告)号：CN113722090B
公开(公告)日：2024-12-27
申请号：CN202110845282.5
申请日：2021-07-26
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/50 , G06F15/173
Abstract: 本发明公开了一种任务管理方法、装置、设备及计算机可读存储介质，本申请中响应端的加速卡在无法将已完成命令加入到响应端CPU的CQ时可以将该状况告知CPU，并在预设时长内持续尝试将已完成命令加入到CQ中，在这预设时长之内请求端的加速卡不会继续发送数据，而在预设时长内将已完成命令加入到CQ中后，响应端的加速卡便可以向请求端的加速卡发送确认信号以便其继续发送数据，减少了对于网络带宽的占用，而且面对异常情况时通过信号延时较小的加速卡进行确认信号的发送，提高了工作效率。
-
公开(公告)号：CN111857236B
公开(公告)日：2022-03-22
申请号：CN202010614690.5
申请日：2020-06-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F1/08
Abstract: 本申请公开了一种FPGA系统时钟频率设定系统，包括：时钟资源管理器、时钟频率判定模块和负反馈配置模块；时钟资源管理器，用于根据时钟频率配置寄存器中的数值输出相应时钟频率的时钟信号；时钟频率判定模块，用于获取反馈信号，根据反馈信号输出相应的调整信号至负反馈配置模块；负反馈配置模块，用于根据调整信号，向时钟资源管理器输出与调整信号对应的时钟频率配置寄存器中的数值。本申请时钟频率判定模块根据反馈信号判断是否需要调整时钟频率，输出相应的调整信号至负反馈配置模块，由负反馈配置模块获取相应的时钟频率配置寄存器中的数值，并发送至时钟资源管理器，改变输出的时钟频率，使时钟频率能够根据实际应用需求进行动态调整。
-
-
-
-
-
-
-
-
-
Search Results
13
records
(took 0.026 seconds)
