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公开(公告)号：CN111857236B
公开(公告)日：2022-03-22
申请号：CN202010614690.5
申请日：2020-06-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F1/08
Abstract: 本申请公开了一种FPGA系统时钟频率设定系统，包括：时钟资源管理器、时钟频率判定模块和负反馈配置模块；时钟资源管理器，用于根据时钟频率配置寄存器中的数值输出相应时钟频率的时钟信号；时钟频率判定模块，用于获取反馈信号，根据反馈信号输出相应的调整信号至负反馈配置模块；负反馈配置模块，用于根据调整信号，向时钟资源管理器输出与调整信号对应的时钟频率配置寄存器中的数值。本申请时钟频率判定模块根据反馈信号判断是否需要调整时钟频率，输出相应的调整信号至负反馈配置模块，由负反馈配置模块获取相应的时钟频率配置寄存器中的数值，并发送至时钟资源管理器，改变输出的时钟频率，使时钟频率能够根据实际应用需求进行动态调整。
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公开(公告)号：CN111857866A
公开(公告)日：2020-10-30
申请号：CN202010606000.1
申请日：2020-06-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/445
Abstract: 本发明实施例公开了一种多动态核的加载方法、装置和介质，当检测到动态核加载启动时，从预设的存储空间中读取重配置数据流；依据重配置数据流中携带的原始数据流，加载动态核。当重配置数据流中携带的读取地址不是结束地址时，依据重配置数据流中携带的读取地址从存储空间中读取下一条重配置数据流，并返回依据重配置数据流中携带的原始数据流，加载原始数据流所对应的动态核的步骤。通过从存储空间中读取重配置数据流，可以减少软件层面的加载操作命令。并且在每条重配置数据流中加入了下一条数据流的读取地址，FPGA依赖于读取地址可以实现动态核的自动加载，无需在每次加载动态核时通过软件层面触发FPGA，提升了动态核加载的效率。
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公开(公告)号：CN111857236A
公开(公告)日：2020-10-30
申请号：CN202010614690.5
申请日：2020-06-30
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F1/08
Abstract: 本申请公开了一种FPGA系统时钟频率设定系统，包括：时钟资源管理器、时钟频率判定模块和负反馈配置模块；时钟资源管理器，用于根据时钟频率配置寄存器中的数值输出相应时钟频率的时钟信号；时钟频率判定模块，用于获取反馈信号，根据反馈信号输出相应的调整信号至负反馈配置模块；负反馈配置模块，用于根据调整信号，向时钟资源管理器输出与调整信号对应的时钟频率配置寄存器中的数值。本申请时钟频率判定模块根据反馈信号判断是否需要调整时钟频率，输出相应的调整信号至负反馈配置模块，由负反馈配置模块获取相应的时钟频率配置寄存器中的数值，并发送至时钟资源管理器，改变输出的时钟频率，使时钟频率能够根据实际应用需求进行动态调整。
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公开(公告)号：CN111857866B
公开(公告)日：2022-06-17
申请号：CN202010606000.1
申请日：2020-06-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/445
Abstract: 本发明实施例公开了一种多动态核的加载方法、装置和介质，当检测到动态核加载启动时，从预设的存储空间中读取重配置数据流；依据重配置数据流中携带的原始数据流，加载动态核。当重配置数据流中携带的读取地址不是结束地址时，依据重配置数据流中携带的读取地址从存储空间中读取下一条重配置数据流，并返回依据重配置数据流中携带的原始数据流，加载原始数据流所对应的动态核的步骤。通过从存储空间中读取重配置数据流，可以减少软件层面的加载操作命令。并且在每条重配置数据流中加入了下一条数据流的读取地址，FPGA依赖于读取地址可以实现动态核的自动加载，无需在每次加载动态核时通过软件层面触发FPGA，提升了动态核加载的效率。
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