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公开(公告)号：CN101154465A
公开(公告)日：2008-04-02
申请号：CN200710180232.X
申请日：2001-09-20
Applicant: 株式会社东芝
IPC: G11C16/30
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：存储单元；产生用于控制上述存储单元动作的电压的电压发生电路(163)；存储由上述电压发生电路产生的电压初始值的存储电路(161)；与上述存储电路和上述电压发生电路连接、根据上述存储电路供给的初始值将由上述电压发生电路产生的电压控制为阶梯状的计数器(162)；在测试状态时供给上述计数器的第1信号(CT2)使上述计数器值每次以数个级进行变化。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN101154461A
公开(公告)日：2008-04-02
申请号：CN200710180231.5
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的多个块；与上述各块对应设置的存储电路(109)，上述存储电路存储第1逻辑电平或第2逻辑电平的数据；检出上述存储电路的存储状态的检出电路(6b)；从上述各块的存储元件读出数据的读出电路，上述读出电路在通过上述检出电路检述存储电路存储上述第1逻辑电平时，输出上述块内存储元件的数据，在检出上述存储电路存储上述第2逻辑电平时，输出不取决于上述块内存储元件的数据的一定值。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN1279482A
公开(公告)日：2001-01-10
申请号：CN00119249.3
申请日：2000-06-28
Applicant: 株式会社东芝
CPC classification number: G06F11/10 , G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C16/0483 , G11C16/10 , G11C2029/0411 , G11C2207/104
Abstract: 一种快闪存储器,可内部自动校正错误,与现有产品具有互换性。它包括:存储器段;指令接口3,接受外部指令产生控制信号;电路7,由写入指令信号激活,产生控制信号;错误校正电路11,由写入数据输入指令信号激活,与外部输入的第一信号同步,接受外部输入的写入数据,由写入指令激活,与控制信号同步,产生检查数据;电路17,相对各个存储器单元设置,将写入数据或检查数据取入暂存;写入电路13－15,由写入指令激活,将存储的写入数据和检查数据写入存储器段。
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公开(公告)号：CN107086051A
公开(公告)日：2017-08-22
申请号：CN201610585571.5
申请日：2016-07-22
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。
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Patent Agency Ranking
公开(公告)号：CN106898379A
公开(公告)日：2017-06-27
申请号：CN201610585515.1
申请日：2016-07-22
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。
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公开(公告)号：CN104641418A
公开(公告)日：2015-05-20
申请号：CN201380033765.9
申请日：2013-08-19
Applicant: 株式会社东芝
CPC classification number: G11C16/26 , G11C8/08 , G11C11/56 , G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/30 , H01L27/11556 , H01L27/11582
Abstract: 存储系统具备存储设备以及控制所述存储设备的控制器，所述存储设备具备：能够进行数据的改写的多个存储单元；连接于多个存储单元的多条字线；具备连接于同一字线的多个存储单元的页；具备多个页的平面；具备多个平面的存储单元阵列；对多条字线施加电压的多个字线驱动器；按每个平面设置、对每条字线分配字线驱动器的多个开关。
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公开(公告)号：CN101154459B
公开(公告)日：2012-03-21
申请号：CN200710180230.0
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的第1存储区域(512列)，上述第1存储区域存储从外部输入的数据；发生差错订正代码的差错订正代码发生电路(8)；与从上述外部输入的数据相对应，存储由上述差错订正代码发生电路发生的差错订正代码的第2存储区域(ECC代码区域)，上述第2存储区域在上述差错订正代码发生电路非激活时，用于替换上述第1存储区域内的不良存储元件。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN100431045C
公开(公告)日：2008-11-05
申请号：CN200410042179.3
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有第1、第2存储区域的存储单元阵列，上述第1存储区域具有由地址信号选择的多个存储元件，上述第2存储区域具有由控制信号选择的多个存储元件；分别与上述第1、第2存储区域对应设置的选择电路(6、6a)，上述各选择电路具有存储电路(109)，根据地址信号选择上述第1或第2存储区域；在上述存储电路并联连接的开关元件(108)，上述开关元件在上述存储电路被切断的状态下，根据控制信号导通，将上述选择电路设定在可能选择。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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公开(公告)号：CN101154459A
公开(公告)日：2008-04-02
申请号：CN200710180230.0
申请日：2001-09-20
Applicant: 株式会社东芝
CPC classification number: G11C11/5628 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/22 , G11C16/3436 , G11C16/3454 , G11C29/70 , G11C29/832 , G11C2211/5621 , G11C2211/5641
Abstract: 本发明用于准确识别存储器中的不良块的半导体存储装置，该半导体存储装置包含：具有多个存储元件的第1存储区域(512列)，上述第1存储区域存储从外部输入的数据；发生差错订正代码的差错订正代码发生电路(8)；与从上述外部输入的数据相对应，存储由上述差错订正代码发生电路发生的差错订正代码的第2存储区域(ECC代码区域)，上述第2存储区域在上述差错订正代码发生电路非激活时，用于替换上述第1存储区域内的不良存储元件。通过上述半导体存储装置能够准确识别存储器中的不良块，提高成品率。
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