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公开(公告)号：CN1979680A
公开(公告)日：2007-06-13
申请号：CN200610142989.5
申请日：2006-10-26
Applicant: 株式会社东芝
Inventor： 菅野伸一
CPC classification number: G11C11/56 , G06F11/1072
Abstract: 一种再生装置，包括：存储部件，包括多个存储器件，每个存储器件都能够保持电荷，每个存储器件指示2位代码，所述2位代码互相关联，使得毗邻代码之间的海明距离在由电荷量与三个阈值相比所确定的四个区间中为1，所述三个阈值的最小值或最大值为固定值；读取部件，使用与每个存储器件相应的三个阈值读取在每个存储器件中保持的电荷量所表示的每个2位代码；误差检测器，检测包括读出的2位代码的右位的第一位串或者包括读出的2位代码的左位的第二位串是否有误差；和阈值改变部件，当检测到误差时，改变不同于固定的阈值的与具有误差的位串相应的阈值，以确保正确的位串。
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公开(公告)号：CN1410899A
公开(公告)日：2003-04-16
申请号：CN02143514.6
申请日：2002-09-27
Applicant: 株式会社东芝
CPC classification number: H04L63/101 , H04L63/1441 , H04L63/1458 , H04L69/16 , H04L69/161 , H04L69/163
Abstract: 一种服务器计算机保护装置，通过仅仅允许一台或多台客户计算机发出的正常访问到达该服务器计算机，来保护服务器计算机。访问请求接收单元代替服务器计算机，接收客户计算机发出的访问请求。访问请求检验单元检验每个收到的访问请求，以确定收到的访问请求是否正常。访问请求传递单元仅仅向服务器计算机传递确定为正常的访问请求，而防止把确定为不正常的其他访问请求传递到服务器计算机。
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公开(公告)号：CN106874217A
公开(公告)日：2017-06-20
申请号：CN201610268264.4
申请日：2016-04-27
Applicant: 株式会社东芝
Inventor： 菅野伸一
IPC: G06F12/06 , G06F12/1009
Abstract: 本发明的实施方式提供一种能够抑制因数据局部性引起的写入放大倍数增加的存储器系统及控制方法。实施方式的存储器系统具备非易失性存储器和控制器。所述控制器管理无用存储单元收集次数，所述无用存储单元收集次数表示针对所述多个块内包含主机写入的数据的每个块，通过所述无用存储单元收集动作而复制该块内的数据的次数。所述控制器选择与相同无用存储单元收集次数关联的多个第1块，作为所述无用存储单元收集动作的对象块。所述控制器将所述多个第1块内的有效数据复制到复制目标空闲块。所述控制器将在所述多个第1块的无用存储单元收集次数加上1后的值，设定为所述复制目标空闲块的无用存储单元收集次数。
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公开(公告)号：CN106874211A
公开(公告)日：2017-06-20
申请号：CN201610284986.9
申请日：2016-04-29
Applicant: 株式会社东芝
Inventor： 菅野伸一
IPC: G06F12/02
Abstract: 本发明的实施方式提供一种能够向主机提供与数据的更新频率相关的信息的存储器系统及非易失性存储器的控制方法。实施方式的存储器系统具备非易失性存储器、及控制器。所述控制器从主机接收包含逻辑块地址的写入命令。所述控制器取得从向所述逻辑块地址的前次写入到向所述逻辑块地址的本次写入为止由所述主机写入到所述非易失性存储器中的数据的总量、或与向所述逻辑块地址的前次写入到向所述逻辑块地址的本次写入为止的时间经过相关的值。所述控制器将所述数据的总量、或与所述时间经过相关的值作为对所述接收到的写入命令的响应而通知给所述主机。
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公开(公告)号：CN106371761A
公开(公告)日：2017-02-01
申请号：CN201510890434.8
申请日：2015-12-07
Applicant: 株式会社东芝
Inventor： 菅野伸一
IPC: G06F3/06
CPC classification number: G06F11/1008 , G06F11/1012 , G06F11/1044 , G06F11/1068 , G06F11/108 , G11C16/349 , H03M13/05 , H03M13/611 , G06F3/0617 , G06F3/0638 , G06F3/0679
Abstract: 本发明的实施方式提供对各种各样的数据的存储有用的内存系统以及非易失性内存的控制方法。根据实施方式，内存系统具备非易失性内存和控制器。所述控制器对用于分别保存具有不同更新频度的多种数据的多个命名空间进行管理。所述控制器使用用于抑制内存单元的消耗的第1编码处理对写入数据进行编码而生成第1编码数据，通过对所述第1编码数据附加纠错码而生成应被写入所述非易失性内存的第2编码数据。所述控制器基于应被写入所述写入数据的命名空间，变更所述第1编码数据与所述纠错码的比率。
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Patent Agency Ranking
公开(公告)号：CN106205708A
公开(公告)日：2016-12-07
申请号：CN201510239685.X
申请日：2015-05-12
Applicant: 株式会社东芝
Inventor： 菅野伸一
IPC: G11C16/14
Abstract: 根据一个实施例，一种高速缓冲存储器装置包含非易失性高速缓冲存储器(4)、写入单元单元(115)。所述非易失性高速缓冲存储器(4)包含多个擦除单位区域。所述擦除单位区域中的每一者均包含多个写入单位区域。所述写入单元(111)将数据写入到所述非易失性高速缓冲存储器(4)。所述确定单元(112)确定所述多个擦除单位区域是否满足擦除条件。所述选择单元(113)在所述多个擦除单位区域满足所述擦除条件时从所述多个擦除单位区域选择待擦除区域。所述擦除单元(115)擦除写入到所述待擦除区域的所述数据。(111)、确定单元(112)、选择单元(113)及擦除
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公开(公告)号：CN102411518B
公开(公告)日：2014-10-08
申请号：CN201110254403.5
申请日：2011-08-31
Applicant: 株式会社东芝
CPC classification number: G06F11/108 , G06F2211/1059 , G06F2211/1073 , G06F2211/1092
Abstract: 本发明涉及控制器、存储装置以及计算机程序产品。根据一个实施例，控制器控制向包括第一数据存储单元和第二数据存储单元的存储装置的写入以及从所述存储装置的读出。所述第二数据存储单元存储用户数据和所述用户数据的奇偶校验数据。所述第一数据存储单元存储所述奇偶校验数据。所述控制器包括奇偶校验更新单元和奇偶校验写入单元。当奇偶校验数据被更新时，所述奇偶校验更新单元将更新后的奇偶校验数据写入到所述第一数据存储单元中。当满足特定要求时，所述奇偶校验写入单元读出在所述第一数据存储单元中写入的奇偶校验数据并将由此读出的奇偶校验数据写入到所述第二数据存储单元中。
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公开(公告)号：CN102163458B
公开(公告)日：2014-09-10
申请号：CN201110036760.4
申请日：2011-02-12
Applicant: 株式会社东芝
IPC: G11C16/06
CPC classification number: G11C29/52 , G06F11/1008 , G06F11/1068
Abstract: 本发明涉及半导体存储器装置。根据一个实施例，一种半导体存储器装置包括数据被请求写入其中的半导体存储器芯片。所述数据具有一个或多个预定单位的第一数据的段。所述装置包括：写控制器，其将所述第一数据和冗余信息写入不同的半导体存储器芯片中，所述冗余信息是通过使用预定数目的所述第一数据的段而计算出的且被用于校正所述预定数目的所述第一数据的段中的错误；以及存储单元，其存储识别信息和区域指定信息以使所述存储识别信息和区域指定信息彼此相关联。所述识别信息使所述第一数据和所述冗余信息相关联，并且所述区域指定信息指定所述半导体存储器芯片中的彼此相关联的所述第一数据和所述冗余信息被写入的多个存储区域。
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公开(公告)号：CN103426482A
公开(公告)日：2013-12-04
申请号：CN201210333371.2
申请日：2012-09-10
Applicant: 株式会社东芝
IPC: G11C29/42
CPC classification number: G06F11/1008 , G06F11/1044
Abstract: 本发明提供存储器控制器、存储装置及纠错方法，可根据错误的规模适当地改变用于纠错的校验位数。存储器控制器具备：按每个用户数据生成第1校验位，对2个以上的用户数据和对应的第1校验位，生成第2校验位的编码部；控制第1校验位及第2校验位向非易失存储器的写入及从非易失性存储器的读出的存储器接口部；以及使用从非易失性存储器读出的用户数据、第1校验位及第2校验位进行纠错解码处理的解码部；其中，使用第1校验位和第2校验位的两方的纠错解码处理对2个以上的用户数据、第1校验位和第2校验位具有至少A(第1校验位的纠正能力)+B(第2校验位的纠正能力)比特的纠正能力。
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公开(公告)号：CN103151073A
公开(公告)日：2013-06-12
申请号：CN201310053280.8
申请日：2009-09-14
Applicant: 株式会社东芝
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/105 , G11C2216/14
Abstract: 本发明涉及半导体存储装置和存储控制方法。一种半导体存储装置包括：第一存储单元，其具有作为数据写入区域的多个第一块；指令单元，其发出将数据写入所述第一块中的写入指令；转换单元，其参考转换表将输入数据的外部地址转换成在所述第一块中的存储位置，在所述地址转换表中所述数据的外部地址与所述第一块中的所述数据的所述存储位置相关联；以及判断单元，其基于所述输入数据的所述存储位置而判断所述第一块中的任何块是否存储有效数据，其中当所述第一块中的任何块没有存储所述有效数据时，所述指令单元发出将数据写入其中没有存储所述有效数据的所述第一块中的写入指令。
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