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公开(公告)号：CN101794790A
公开(公告)日：2010-08-04
申请号：CN201010118527.6
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN101207158A
公开(公告)日：2008-06-25
申请号：CN200710161104.0
申请日：2007-12-18
Applicant: 株式会社东芝
IPC: H01L29/792 , H01L27/12 , H01L21/336 , H01L21/84
CPC classification number: H01L27/11521 , H01L21/28273 , H01L21/84 , H01L27/115 , H01L27/1203 , H01L29/456 , H01L29/66825 , H01L29/78621 , H01L29/78627 , H01L29/7881
Abstract: 一种非易失性半导体存储装置包括：衬底；在衬底上形成的第一绝缘层；在第一绝缘层上由多晶硅形成的半导体层；在第一绝缘层上形成以穿过半导体层并夹住半导体层的一部分并且由金属或硅化物形成的一对导体区域；在夹在一对导体区域之间的半导体层的所述一部分上形成的隧道层；在隧道层上形成的电荷存储层；在电荷存储层上形成的第二绝缘层；和在第二绝缘层上形成的控制栅极。
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公开(公告)号：CN101145560A
公开(公告)日：2008-03-19
申请号：CN200710182181.4
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN1201402C
公开(公告)日：2005-05-11
申请号：CN02106749.X
申请日：2002-03-06
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L27/112 , G11C16/00
CPC classification number: G11C16/0483 , G11C16/10
Abstract: 防止误写入的非易失性半导体存储装置。多个存储器晶体管串联，两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入，给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中，在选中从位线BL一侧算起的第2号存储器晶体管时，给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。
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公开(公告)号：CN102522406B
公开(公告)日：2015-05-06
申请号：CN201210020445.7
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L27/115
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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Patent Agency Ranking
公开(公告)号：CN101132009A
公开(公告)日：2008-02-27
申请号：CN200710142746.6
申请日：2007-08-23
Applicant: 株式会社东芝
CPC classification number: H01L27/11524 , H01L21/84 , H01L27/115 , H01L27/11521 , H01L27/1203
Abstract: 一种包括沿行方向布置的多个单元组的半导体存储器，其中每一个单元组包括：半导体区；在所述半导体区上的第一埋置绝缘膜；在第一埋置绝缘膜上的第二埋置绝缘膜，其具有比第一埋置绝缘膜更高的介电常数；在第二埋置绝缘膜上的半导体层；以及沿列方向布置的多个存储单元晶体管，其中每一个存储单元晶体管具有限定在所述半导体层中的源区、漏区和沟道区。
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公开(公告)号：CN100339997C
公开(公告)日：2007-09-26
申请号：CN200410003750.0
申请日：2004-01-30
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L27/115 , H01L21/8247 , H01L21/8234 , H01L21/8239
CPC classification number: H01L21/823857 , H01L27/112 , H01L27/1122 , H01L27/11529 , H01L27/11536 , H01L27/11539 , H01L27/11546
Abstract: 本发明公开了含有非易失性存储器的半导体器件。倘采用该半导体器件，则把第2栅极电极膜用做逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。该构造在第2栅极电极膜形成后的热处理比较少，更适合于构成逻辑电路的晶体管的微细化。
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公开(公告)号：CN1203547C
公开(公告)日：2005-05-25
申请号：CN01125590.0
申请日：2001-08-16
Applicant: 株式会社东芝
IPC: H01L23/52 , H01L27/10 , H01L21/8239 , H01L21/768
CPC classification number: H01L23/528 , H01L27/115 , H01L27/11524 , H01L27/11529 , H01L2924/0002 , H01L2924/00
Abstract: 作为连接在半导体衬底上线和间距宽度不同的2个线和间距图案组的区域的配线图案，线和间距宽度小的区域的线图案的偶数的图案，在和线和间距宽度大的区域的线图案连接的同时，在长度方向的中途使线宽度阶梯形加粗，线和间距宽度小的区域的线图案的奇数的图案，使其终端位置在连接区域中各不相同。由此，抑制在连接区域上使用光刻法形成细微的配线图案时的析像度和焦深的恶化。
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公开(公告)号：CN106165098A
公开(公告)日：2016-11-23
申请号：CN201580004157.4
申请日：2015-01-07
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/792 , H01L21/336
Abstract: 根据一个实施例，一种半导体存储装置包括基板、设置在所述基板上且在竖直方向上延伸的半导体柱、设置在所述半导体柱的侧方且在第一方向上延伸的多个第一电极膜。所述多个第一电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第一电极膜之间的多个第二电极膜。所述多个第二电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第二电极膜之间的第一绝缘膜，以及设置在所述第二电极膜与所述第一电极膜之间的第二绝缘膜。
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公开(公告)号：CN102569305A
公开(公告)日：2012-07-11
申请号：CN201210020444.2
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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