公开(公告)号：CN102194861B

公开(公告)日：2014-11-26

申请号：CN201010624832.2

申请日：2010-12-27

Applicant: 富士电机株式会社

Inventor： 吉川功

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7395 ,  H01L29/0619 ,  H01L29/404

Abstract: 根据本发明的一种半导体器件，其包括n-型漂移区1；在漂移区1的表面部分中有选择地形成的P型基区2；在基区2的表面部分中有选择地形成的n+型发射区3和p+型体区4两者；以及在漂移区1和基区2之间的n型壳区5，该壳区5包围基区2下的整个区域。壳区5比漂移区1更重地掺杂。壳区5包含的n型杂质的有效杂质量为8.0×1011cm-2或更小。漂移区1呈现足够低的电阻率以防止从在漂移区1的背面上所形成的集电区10向壳区5扩展的耗尽层到达壳区5。根据本发明的半导体器件有助于提高其正向和反向耐压。根据本发明的半导体器件有助于防止截止电压波形和截止电流波形振荡。根据本发明的半导体器件有助于抑制在反向恢复电压波形和反向恢复电流波形上造成的振荡。

公开(公告)号：CN117999657A

公开(公告)日：2024-05-07

申请号：CN202380013775.X

申请日：2023-04-12

Applicant: 富士电机株式会社

Inventor： 吉川功

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，其具备：半导体基板，其具有上表面和下表面，并设置有第一导电型的漂移区；晶体管部，其具有与所述半导体基板的所述下表面相接的第二导电型的集电区、以及与所述半导体基板的所述上表面相接地设置且掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的发射区；以及二极管部，其具有与所述半导体基板的所述下表面相接的第一导电型的阴极区，所述二极管部中的雪崩耐压为所述晶体管部中的雪崩耐压的0.7倍以上且小于所述晶体管部中的雪崩耐压的1倍。

公开(公告)号：CN106067415A

公开(公告)日：2016-11-02

申请号：CN201610127355.6

申请日：2016-03-07

Applicant: 富士电机株式会社

Inventor： 吉川功 ,  中泽治雄 ,  井口研一 ,  关康和

IPC: H01L21/04 ,  H01L29/872

Abstract: 本发明公开一种碳化硅半导体装置的制造方法。在利用激光将p型杂质注入到SiC基板的情况下，难以控制浓度。因此，在SiC基板的不需要控制浓度的区域中，通过激光形成p型的杂质区。由此，通过温度比离子注入工艺更低的工艺来制造高耐压的SiC半导体装置。提供一种碳化硅半导体装置的制造方法，具备以下步骤：在第一导电型的碳化硅基板的一侧的主面形成第一导电型的漂移层，该第一导电型的漂移层的浓度比碳化硅基板更低；在漂移层的正面侧，通过激光掺杂技术形成第二导电型的电场控制区；以与漂移层接触的方式形成肖特基电极；以及在碳化硅基板的另一侧的主面形成阴极电极。

公开(公告)号：CN101540321B

公开(公告)日：2013-03-27

申请号：CN200910138719.0

申请日：2009-02-06

Applicant: 富士电机株式会社

Inventor： 吉川功 ,  山崎智幸 ,  小野泽勇一

IPC: H01L27/06 ,  H01L29/06 ,  H01L29/861 ,  H01L29/36

Abstract: 主要半导体元件的表面结构和第一P阱24b位于N-漂移层23的主表面中。温度检测二极管22由位于第一P阱24b中的N阱25中的P+阳极区26以及位于P+阳极区26中的N+阴极区27构成，以使得温度检测二极管22通过结与主要半导体元件隔离。第一P阱24b具有足够高的浓度和足够的深度以使得由寄生晶闸管引起的闩锁击穿能够被阻止。N阱25和P+阳极区26短路以阻止由寄生晶闸管引起的闩锁击穿。温度检测二极管22′位于N-漂移层23′的第一主表面中的第一P阱24b′中的N阱25′中。主要半导体元件位于N-漂移层23′中。温度检测二极管22′通过结与主要半导体元件隔离。第一P阱24b′具有足够高的浓度和足够的深度以使得由寄生晶闸管引起的闩锁击穿能够被阻止。N阱25′的一侧被具有比第一P阱24b′浓度高的P+高浓度区28′围绕，以使得横向npn晶体管的激活能够被抑制。结果，可以提供一种装备有主要半导体元件和温度检测元件的半导体器件，其中：温度检测元件的温度特性能够与主要半导体元件的元件状态无关而保持不变；能够获得高闩锁容限；以及获得高温度检测精度。

公开(公告)号：CN118630045A

公开(公告)日：2024-09-10

申请号：CN202410095155.1

申请日：2024-01-23

Applicant: 富士电机株式会社

Inventor： 吉川功

IPC: H01L29/739 ,  H01L29/423

Abstract: 本发明提供一种半导体装置，该半导体装置具备半导体基板，该半导体基板具有晶体管部和二极管部，晶体管部具有：主区，其与二极管部分离地设置；以及边界区，其与二极管部邻接地设置，边界区具有：第一边界部，其具有发射区；以及第二边界部，其具有阴极区和接触区，第一边界部具有第二导电型的注入抑制区，所述第二导电型的注入抑制区在沟槽延伸方向上与发射区交替地设置，并且抑制第二导电型载流子的注入。

公开(公告)号：CN116705842A

公开(公告)日：2023-09-05

申请号：CN202310087755.9

申请日：2023-01-28

Applicant: 富士电机株式会社

Inventor： 吉川功

IPC: H01L29/423 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明优选在IGBT装置等半导体装置中提高特性。本发明提供半导体装置，其具备：半导体基板；栅极沟槽部；发射极；台面部；第一导电型的发射区，其设置在台面部的上表面，并与栅极沟槽部相接；第二导电型的接触区，其设置在台面部的上表面；第二导电型的基区，其在半导体基板设置在发射区和接触区的下方，并与栅极沟槽部相接，且掺杂浓度比接触区的掺杂浓度低；第一导电型的漂移区，其在半导体基板设置在基区的下方，并且掺杂浓度比发射区的掺杂浓度低；以及高电阻部，其在半导体基板的深度方向上设置在发射极与基区之间，并且电阻比发射区的电阻高，发射区和接触区在延伸方向上交替地配置。

公开(公告)号：CN113544857A

公开(公告)日：2021-10-22

申请号：CN202080016339.4

申请日：2020-09-08

Applicant: 富士电机株式会社

Inventor： 吉川功 ,  百瀬雅之 ,  松井俊之

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/78 ,  H01L21/265 ,  H01L21/266

Abstract: 本发明提供一种半导体装置，其具备：半导体基板，其包含体施主；有源部，其设置于半导体基板；边缘终端构造部，其在半导体基板的上表面，设置在有源部与半导体基板的端边之间，有源部具有包含氢且施主浓度比体施主的浓度高的第一高浓度区，边缘终端构造部具有第二高浓度区，所述第二高浓度区在半导体基板的深度方向上设置在比第一高浓度区更宽的范围，并且包含氢且施主浓度比体施主的浓度高。

公开(公告)号：CN106067415B

公开(公告)日：2021-01-12

申请号：CN201610127355.6

申请日：2016-03-07

Applicant: 富士电机株式会社

Inventor： 吉川功 ,  中泽治雄 ,  井口研一 ,  关康和

IPC: H01L21/04 ,  H01L29/872

Abstract: 本发明公开一种碳化硅半导体装置的制造方法。在利用激光将p型杂质注入到SiC基板的情况下，难以控制浓度。因此，在SiC基板的不需要控制浓度的区域中，通过激光形成p型的杂质区。由此，通过温度比离子注入工艺更低的工艺来制造高耐压的SiC半导体装置。提供一种碳化硅半导体装置的制造方法，具备以下步骤：在第一导电型的碳化硅基板的一侧的主面形成第一导电型的漂移层，该第一导电型的漂移层的浓度比碳化硅基板更低；在漂移层的正面侧，通过激光掺杂技术形成第二导电型的电场控制区；以与漂移层接触的方式形成肖特基电极；以及在碳化硅基板的另一侧的主面形成阴极电极。

公开(公告)号：CN102194863B

公开(公告)日：2015-04-22

申请号：CN201110056957.4

申请日：2011-03-01

Applicant: 富士电机株式会社

Inventor： 胁本博树 ,  井口研一 ,  吉川功 ,  中岛经宏 ,  田中俊介 ,  荻野正明

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331 ,  H01L21/306 ,  H01L21/78

CPC classification number: H01L21/308 ,  H01L21/302 ,  H01L21/78 ,  H01L29/06

Abstract: 所揭示的是能够防止电特性退化的半导体器件及制造半导体器件的方法多个场限环(FLR)和沟道挡块在反向阻断IGBT的反向电源阻断结构中被设置在n型漂移区的正面的表面层上。p型集电区设置在n型漂移区的背面表面的表面层上。在元件端部设置用于获取反向阻断能力的p+型隔离层。此外，凹部设置成从n型漂移区的背面表面延伸至p+型隔离层。p型区被设置在侧壁的表面层上，且凹部的底部与p+型隔离层和p型集电区彼此电连接。p+型隔离层与沟道挡块相接触。此外，p+型隔离层被设置成包括解理面，该解理面将凹部的底部和侧壁之间的边界作为一条边。

公开(公告)号：CN104145342A

公开(公告)日：2014-11-12

申请号：CN201380008904.2

申请日：2013-02-13

Applicant: 富士电机株式会社

Inventor： 吉川功

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/404 ,  H01L29/66348 ,  H01L29/7395

Abstract: 在成为n-漂移区(1a)的半导体基板的一个主面侧，设置有沟道栅MOS结构。在n-漂移区(1a)的内部，设置有与构成沟道栅MOS结构的p基区(2a)的n-漂移区(1a)侧接触的n壳区(13)。n壳区(13)具有比n-漂移区(1a)高的杂质浓度。n壳区(13)中的n型的杂质的有效注入剂量为5.0×1012cm-2以下。n-漂移区(1a)具有施加以发射极为正极的反向的额定电压时，使得从另一个主面侧的p集电区(10a)扩展的耗尽层不能到达n壳区(13)和第一沟道(5)的底部中的离p集电区(10a)较近的一方的电阻率。