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公开(公告)号：CN116195047A
公开(公告)日：2023-05-30
申请号：CN202080103377.3
申请日：2020-10-22
申请人： 华为技术有限公司
发明人： 许俊豪 , 贝尼斯坦特·弗朗西斯·莱昂内尔 , 侯朝昭
IPC分类号： H01L21/8238
摘要： 一种环栅纳米片场效应晶体管(100)和制备方法，该纳米片场效应晶体管(100)包括：衬底(10)，设置于所述衬底(10)表面的半导体凸起(11)；形成于所述半导体凸起(11)的两侧、并覆盖所述衬底(10)表面的绝缘层(12)，所述绝缘层(12)的表面的高度小于所述半导体凸起(11)的高度；间隔形成于所述半导体凸起(11)的上方的多个纳米片(13)；采用该纳米片场效应晶体管(100)的结构，可以降低纳米片场效应晶体管(100)的漏电流，提高纳米片场效应晶体管(100)的开关速度。
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公开(公告)号：CN118841433A
公开(公告)日：2024-10-25
申请号：CN202310475059.5
申请日：2023-04-25
IPC分类号： H01L29/06 , H01L29/36 , H01L29/78 , H01L21/336
摘要： 本申请实施例公开了一种半导体器件及电子设备，涉及半导体技术领域，用于解决现有晶体管的SS过高的技术问题。半导体器件包括衬底、栅极、有源层和第一肖特基接触电极，栅极、有源层和第一肖特基接触电极均设置于衬底上。有源层包括沟道部，栅极在衬底上的垂直投影，与沟道部在衬底上的垂直投影重叠。第一肖特基接触电极与有源层相接触，且与有源层之间形成第一肖特基结。其中，有源层中与第一肖特基接触电极接触的部分，与沟道部的掺杂类型相同。该半导体器件具有更低的SS，仅需在栅极施加很小的电压，即可使器件开启。
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公开(公告)号：CN118231453A
公开(公告)日：2024-06-21
申请号：CN202211640554.9
申请日：2022-12-20
申请人： 华为技术有限公司
IPC分类号： H01L29/423 , H01L29/51 , H01L29/78 , H01L29/739
摘要： 本申请提供了一种芯片和终端，涉及半导体技术领域，可以延缓晶体管的电流饱和，降低栅极驱动电压。该芯片包括晶体管，晶体管包括设置于衬底上的沟道层、栅介电层、铁电层、以及栅极。铁电层设置于沟道层与所述栅极之间，铁电层的等效厚度为栅介电层的等效厚度与沟道层中反型层的等效厚度之和。栅介电层的等效厚度#imgabs0#反型层的等效厚度#imgabs1#其中，D1表示栅介电层的实际厚度，K表示SiO2的介电常数，K1表示栅介电层的介电常数，D2表示反型层的实际厚度，K2表示反型层的介电常数。
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公开(公告)号：CN117917926A
公开(公告)日：2024-04-23
申请号：CN202211282343.2
申请日：2022-10-19
申请人： 华为技术有限公司
摘要： 本申请提供了一种存储阵列及其制备方法、存储器、电子设备，涉及半导体芯片技术领域，旨在提高存储器的读取/写入的效率。该存储阵列可以为二维存储阵列，还可以为三维存储阵列。存储阵列包括存储堆叠结构和沟道结构，存储堆叠结构包括交替设置的多个第一介质层和多个栅极层。沟道结构贯穿存储堆叠结构，沟道结构包括沟道层，及依次围绕在沟道层外侧的中间介质层和存储功能叠层，沟道层与中间介质层的表面相接触。其中，沟道层的材料包括半导体型碳纳米管。该存储阵列可以应用于NAND闪存，以实现对数据的读取和写入。
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公开(公告)号：CN116864541A
公开(公告)日：2023-10-10
申请号：CN202210313499.6
申请日：2022-03-28
申请人： 华为技术有限公司
IPC分类号： H01L29/872 , H01L27/06 , H01L21/329
摘要： 本申请涉及半导体技术领域，具体涉及一种肖特基二极管及功率电路。肖特基二极管包括：第一层；与第一层接触的第二层，第一层为半导体层和金属层中的一个，第二层为半导体层和金属层中的另一个，第一层和第二层之间存在肖特基势垒；耦合至第一层的载流子提供层，用于升高第一层中第一载流子的数量在第一层中载流子的总数量中的占比；其中，第一载流子的能量低于肖特基势垒在二极管处于关断状态时的高度；当肖特基二极管从关断状态进入导通状态时，肖特基势垒的高度降低，使得第一载流子越过肖特基势垒，进入第二层；或者，肖特基势垒的宽度减少，使得第一载流子隧穿过肖特基势垒，进入第二层。该肖特基二极管可以实现关态到开态的快速切换。
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公开(公告)号：CN116762131A
公开(公告)日：2023-09-15
申请号：CN202180087832.X
申请日：2021-03-18
申请人： 华为技术有限公司
IPC分类号： G11C11/22
摘要： 一种铁电存储器，包括多个存储单元(400)，以及与这些存储单元(400)电连接的预充电线、字线、位线和源线。其中，每个存储单元(400)均包括第一晶体管、铁电电容和第二晶体管。第一晶体管的栅极受位线控制，源极或漏极中的一极与预充电线电连接，另一极分别电连接铁电电容的一端和第二晶体管的栅极。铁电电容的另一端电连接字线。第二晶体管的源漏两端分别电连接源线和位线。采用这种铁电存储器结构，可以在不需要灵敏放大器SA的情况下正确读出数据，节省了铁电存储器的面积，且降低了功耗。
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公开(公告)号：CN115699270A
公开(公告)日：2023-02-03
申请号：CN202080101476.8
申请日：2020-07-23
申请人： 华为技术有限公司
发明人： 许俊豪 , 贝尼斯坦特·弗朗西斯·莱昂内尔 , 侯朝昭
IPC分类号： H01L21/336
摘要： 本申请实施例提供了一种鳍式场效应晶体管和制备方法，该鳍式场效应晶体管包括：衬底，所述衬底上形成有有源区和沟道区；鳍片，形成于所述衬底上，并贯穿所述有源区和所述沟道区；其中，所述鳍片的处于所述沟道区部分的宽度，小于所述鳍片处于所述有源区部分的宽度，采用本申请提供的鳍式场效应晶体管的结构，可以在保证开关速度的情况下提高鳍式场效应晶体管的可靠性。
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公开(公告)号：CN118302860A
公开(公告)日：2024-07-05
申请号：CN202180104549.3
申请日：2021-12-03
申请人： 华为技术有限公司
IPC分类号： H01L27/04 , H01L29/861
摘要： 本申请实施例公开了一种冷源二极管、冷源二极管的制作方法及相关设备，应用于半导体技术领域。其中，一种冷源二极管，包括：衬底和PN结，该PN结包括依次层叠于衬底上的第一半导体层，第二半导体层，金属层和第三半导体层；其中，第一半导体层中有第一类的轻掺杂，第二半导体层中有第二类的重掺杂，第三半导体层中有上述第一类的重掺杂。因此，通过在第二半导体层一侧连接一层轻掺杂的第一半导体层，可以形成一个与第二半导体层和第三半导体层之间相反的内建电场，可以有效地对第二半导体层和第三半导体层内电子态密度进行调控，从而使得本申请实施例的冷源二极管电流开启和关闭的效率更高。
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公开(公告)号：CN117352514A
公开(公告)日：2024-01-05
申请号：CN202210754260.2
申请日：2022-06-28
摘要： 本申请公开了芯片、制备方法及电子设备，包括：衬底以及设置于衬底上的晶体管。晶体管包括：沟道结构、阻挡层、栅极、源极以及漏极。沟道结构包括沟道区和离子注入区，阻挡层设置于沟道结构背离衬底的一侧，栅极设置于阻挡层背离沟道结构的一侧，源极设置于沟道结构背离衬底的一侧，漏极设置于沟道结构背离衬底的一侧。源极设置于沟道区背离离子注入区的一侧，漏极覆盖离子注入区的至少部分区域。以及，栅极分别与沟道结构、源极以及漏极电性绝缘。本申请实施例中，源极的材料为狄拉克材料，具有更局域的电子密度分布和更短的热尾，即可降低器件的SS数值，提升器件的开态电流。
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