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公开(公告)号：CN118073413A
公开(公告)日：2024-05-24
申请号：CN202211468805.X
申请日：2022-11-22
申请人： 华为技术有限公司
发明人： 王巍霖 , 侯朝昭 , 贝尼斯坦特·弗朗西斯·莱昂内尔
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本申请公开了一种环栅晶体管、其制备方法及电子设备，本申请实施例提供的GAA晶体管。该GAA晶体管是在传统GAA晶体管的基础上，在衬底和源极、漏极之间外延生长第一外延掺杂层和第二外延掺杂层，用于切断源极和漏极之间的衬底漏电通道。并且，由于第一外延掺杂层和第二外延掺杂层均是外延生长在衬底之上的，因此第一外延掺杂层和源极形成的耗尽区被限制在第一外延掺杂层里，第二外延掺杂层和漏极形成的耗尽区被限制在第二外延掺杂层里，而不会扩散到衬底里。且第一外延掺杂层和源极形成的耗尽区与第二外延掺杂层和漏极形成的耗尽区在平行于衬底的方向上是被分隔开的，因此可以极大的抑制衬底漏电。
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公开(公告)号：CN117693820A
公开(公告)日：2024-03-12
申请号：CN202180100879.5
申请日：2021-09-26
申请人： 华为技术有限公司
IPC分类号： H01L29/66 , H01L29/423 , H01L29/10 , H01L29/78 , H01L29/06
摘要： 一种环栅晶体管、其制备方法、CMOS晶体管及电子设备，其中，环栅晶体管(100)包括衬底(01)以及位于衬底(01)上的鳍形结构(02)、源极(031)、漏极(032)、内部隔离部(04)和栅极结构(05)。由于内部隔离部(04)是通过对源极(031)靠近侧墙(051)一侧以及对漏极(032)靠近侧墙(051)一侧进行氧化形成，可以使源极(031)和漏极(032)在外延生长时是沿着牺牲层(022)和沟道层(021)的暴露面开始，因此源极(031)和漏极(032)的初始生长面是一连续面，相比源极(031)和漏极(032)的初始生长面为多个间断面，可以生长出晶体质量较好的源极(031)和漏极(032)，对于P型环栅晶体管，源极(031)和漏极(032)的应变就不会驰豫掉，进而对沟道形成足够的压应变。对于N型环栅晶体管，外延生长的源极(031)和漏极(032)也不会影响晶体管的性能。
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公开(公告)号：CN117581480A
公开(公告)日：2024-02-20
申请号：CN202180099652.3
申请日：2021-10-09
申请人： 华为技术有限公司
IPC分类号： H03K19/20
摘要： 本申请提供了一种逻辑门电路、锁存器及触发器，涉及逻辑电路领域，提供一种基于NFET的逻辑门电路。该逻辑门电路包括上拉电路、下拉电路、信号输出端、至少一个信号输入端、第一电压端、第二电压端。上拉电路包括第一NFET。其中，第一NFET包括第一栅极和第二栅极，第一NFET的第一极和第一栅极连接到第一电压端，第一NFET的第二极和第二栅极连接到信号输出端连接。下拉电路中包括第二NFET；其中，下拉电路与信号输出端、至少一个信号输入端、第二电压端连接。下拉电路被配置为：根据至少一个信号输入端的电压控制第二NFET，并通过第二电压端的电压下拉信号输出端的电压。
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公开(公告)号：CN116868342A
公开(公告)日：2023-10-10
申请号：CN202180093116.2
申请日：2021-05-31
申请人： 华为技术有限公司
IPC分类号： H01L27/088
摘要： 本公开涉及一种半导体器件及其制造方法。半导体器件包括场效应晶体管。该场效应晶体管包括栅极、漏极、源极和氧化物半导体沟道。源极和漏极分别位于氧化物半导体沟道的两端。漏极和源极分别与氧化物半导体沟道的多个表面相接触以增大源极和漏极与氧化物半导体沟道的接触面积，从而降低接触电阻。由于半导体器件的接触电阻被降低，因此在相同电压下的电流被增加，从而提升了场效应晶体管的电流驱动能力以及响应速度。
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公开(公告)号：CN116779651A
公开(公告)日：2023-09-19
申请号：CN202210236078.8
申请日：2022-03-11
申请人： 华为技术有限公司
IPC分类号： H01L29/08 , H01L29/24 , H01L29/267 , H01L21/34 , H01L29/786
摘要： 本申请提供了一种场效应晶体管及其制备方法、终端设备。该场效应晶体管包括衬底结构、源极、漏极及栅极。其中，衬底结构具有源区、漏区以及位于源区和漏区之间的沟道区，源区包括能够提供冷载流子的三维材料。源极耦合于源区，漏极耦合于漏区，栅极设置于沟道区上。源区与沟道区的材质不同，且源区与沟道区之间具有肖特基势接触。该场效应晶体管能够降低源端掺杂扩散，通过不同的源区材料选择，更好地维持冷载流子在晶体管打开时进入沟道区。从而在达到超低亚阈值摆幅的同时，具有较高的开态电流，且能够与大多数硅基衬底匹配，具备大规模应用的优势。
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公开(公告)号：CN117995898A
公开(公告)日：2024-05-07
申请号：CN202211340587.1
申请日：2022-10-28
申请人： 华为技术有限公司
摘要： 本申请实施例涉及场效应晶体管领域，尤其涉及一种能隙调控场效应晶体管、集成电路和电子设备。旨在降低场效应晶体管的亚阈值摆幅。该能隙调控场效应晶体管的沟道材料包括能隙受电场调控的材料，栅电压调控势垒的同时会改变材料本身能带带隙。例如，沟道材料包括层状狄拉克半金属Na3Bi和过渡金属硫化物MX2中的至少一种；其中，M为钼或者钨；X为硫、硒或者碲。由此，通过引入新型沟道材料，可以有效提升场效应晶体管的开关性能，降低亚阈值摆幅和驱动电压，从而降低能耗。
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公开(公告)号：CN117546239A
公开(公告)日：2024-02-09
申请号：CN202180099650.4
申请日：2021-10-09
申请人： 华为技术有限公司
IPC分类号： G11C11/412
摘要： 本申请提供了一种锁存器、触发器及芯片，涉及数字电路领域，能够减少触发器中晶体管的数量。该锁存器包括信号输入端、信号输出端、控制信号端、第一电压端、第二电压端、上拉电路和下拉电路。其中，锁存器中的晶体管均采用N型场效应晶体管。上拉电路与第一电压端、信号输出端连接。上拉电路被配置为根据第一电压端的电压上拉信号输出端的电压。下拉电路与信号输入端、控制信号端、信号输出端、第二电压端均连接。下拉电路被配置为：在控制信号端和信号输入端的信号控制下，根据第二电压端的电压下拉信号输出端的电压。
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公开(公告)号：CN117529818A
公开(公告)日：2024-02-06
申请号：CN202180099648.7
申请日：2021-11-26
申请人： 华为技术有限公司
IPC分类号： H01L29/78
摘要： 本申请提供了一种半导体器件及其制作方法、电子设备，涉及半导体技术领域，能够降低晶体管的亚阈值摆幅。该半导体器件中包括晶体管。晶体管包括沟道、源极、漏极；源极和漏极设置在沟道的两端；源极与沟道之间设置有第一插层，且第一插层与源极、沟道均接触。沟道采用轻掺杂半导体或本征半导体。漏极采用重掺杂半导体。源极采用P型重掺杂半导体；其中，第一插层采用高功函数材料，且高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；或者，源极采用N型重掺杂半导体；第一插层采用低功函数材料，且低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。
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公开(公告)号：CN117337621A
公开(公告)日：2024-01-02
申请号：CN202180097299.5
申请日：2021-06-15
申请人： 华为技术有限公司
IPC分类号： H10B12/00
摘要： 一种存储器及其制造方法。存储器包括第一晶体管(T1)和第二晶体管(T2)。第一晶体管(T1)和第二晶体管(T2)分别包括栅极、漏极、源极和氧化物半导体沟道。第一晶体管(T1)的源极耦合至第二晶体管(T2)的栅极。第一晶体管(T1)和第二晶体管(T2)一起形成基于2T0C架构的存储器中的存储器单元。通过使用氧化物半导体材料形成第一晶体管(T1)和第二晶体管(T2)的沟道，存储器可以与半导体器件的后端工艺兼容。存储器因此可以被堆叠在底层电路上方，例如被堆叠在互连层中，从而提高芯片的集成度。
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