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公开(公告)号：CN119179617B
公开(公告)日：2025-03-04
申请号：CN202411697188.X
申请日：2024-11-25
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F11/26 , G06F12/0897
Abstract: 本申请涉及一种二级缓存模块的验证方法、装置和计算机设备。所述方法包括：采用通用验证方法学中的内存模型UVM_MEM方法，构建目标二级缓存模块的存储区域对应的存储模型；对所述目标二级缓存模块进行读写操作，得到目标读写数据和目标读写地址；对所述存储模型进行后门读取操作，得到所述目标二级缓存模块内部所有存储类模型中的各类存储数据；其中，所述读写操作对应的读写地址与所述后门读取操作对应的读写地址一致；基于所述目标读写数据、所述目标读写地址和所述各类存储数据，对所述目标二级缓存模块进行验证，得到所述目标二级缓存模块的验证结果。采用本方法能够提高二级缓存模块的验证效率。
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公开(公告)号：CN118842675A
公开(公告)日：2024-10-25
申请号：CN202411313449.3
申请日：2024-09-20
Applicant: 北京国科天迅科技股份有限公司
IPC: H04L12/437
Abstract: 本发明提供一种网络拓扑节点及其通信方法、使用该节点的双向环网，涉及网络信息传输技术领域，所述网络拓扑节点包括：网络拓扑节点切换为网络控制器时，通过发送接口向邻接网络拓扑节点发送数据至目标网络拓扑节点，通过接收接口接收目标网络拓扑节点返回的响应；网络拓扑节点切换为网络终端时，通过接收接口接收邻接网络拓扑节点发送的数据，若数据的地址非本网络拓扑节点，通过发送接口转发数据至另一邻接网络拓扑节点，若数据的地址为本网络拓扑节点，生成响应发送至邻接网络拓扑节点，直至响应返回至网络控制器；通过接收接口接收邻接网络拓扑节点发送的响应，通过发送接口转发响应至另一邻接网络拓扑节点，直至响应返回至网络控制器。
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公开(公告)号：CN118433843B
公开(公告)日：2024-10-25
申请号：CN202410898692.X
申请日：2024-07-05
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本发明提供了一种无线传感器；所述无线传感器中，检测模块获得并传输第一参数对应的目标模拟信号至振荡模块，第一参数用于指示当前无线传感器所处的环境；振荡模块接收目标模拟信号，并根据目标模拟信号和预设的模拟信号幅度与频率之间的对应关系，获得具有目标频率的信号；发送模块接收具有目标频率的信号，并将具有目标频率的信号转换为射频信号输出，以使接收设备根据目标频率确定第一参数的数值，相较于现有技术，本发明省去了模数转换的过程，仅利用检测模块输出的模拟信号，得到对应的具有目标频率的信号，能够降低系统功耗，减少器件成本。
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公开(公告)号：CN117787168B
公开(公告)日：2024-10-25
申请号：CN202311525411.8
申请日：2023-11-15
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F30/343 , G06F15/78
Abstract: 本发明提供一种FPGA的速度等级确定方法、装置及电子设备，涉及集成电路技术领域，其中方法包括：基于目标FPGA中的查找表LUT，得到组合逻辑环电路；基于所述组合逻辑环电路，确定所述目标FPGA的延迟值；基于所述目标FPGA的延迟值，确定所述目标FPGA的实际速度等级。从而可以根据目标FPGA的实际速度等级来生产相应的产品，保障FPGA芯片相关产品的性能质量。
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公开(公告)号：CN118394174A
公开(公告)日：2024-07-26
申请号：CN202410515412.2
申请日：2024-04-26
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本申请提供一种自适应相位调整电路，涉及信号处理技术领域。该自适应相位调整电路包括：计算单元和延迟单元；其中，所述计算单元用于确定调整数值指示信息和调整方向指示信息，并将所述调整数值指示信息和所述调整方向指示信息提供给所述延迟单元；所述延迟单元用于根据所述调整数值指示信息和所述调整方向指示信息调整系统参考SYSREF信号的延迟信号的相位。本申请提供的自适应相位调整电路，用计算单元对SYSREF信号进行分析，由延迟单元根据分析结果直接调整延迟，提高了延迟信号相位调整的效率。
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Patent Agency Ranking
公开(公告)号：CN117076369A
公开(公告)日：2023-11-17
申请号：CN202310967104.9
申请日：2023-08-02
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本申请提供一种高速串行数据传输装置，涉及数字信息的传输技术领域，该装置包括：数字控制模块、第一收发模块和第二收发模块；所述数字控制模块连接所述第一收发模块；所述第二收发模块设于所述第一收发模块与总线之间；所述第一收发模块和所述第二收发模块用于在所述数字控制模块和所述总线之间传输基带数据。本申请实施例提供的高速串行数据传输装置，通过在总线型组网结构中利用前置收发器驱动分支线缆，可以解决传统总线型结构中的分支线长度与信号工作频率的矛盾，使接收信号不受分支线长度的影响，提高了接收节点接收信号的准确率。
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公开(公告)号：CN118689825B
公开(公告)日：2025-03-21
申请号：CN202411163868.3
申请日：2024-08-23
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F13/40
Abstract: 本发明提供一种接口电路及电子设备，上述接口电路中，通过设置控制电路控制所述至少两条数据传输通路的通断状态，以使所述收发电路适配目标组网拓扑结构，所述目标组网拓扑结构包括星型交换式拓扑结构、总线型拓扑结构和环型拓扑结构中的至少一种。相较于现有技术，本发明通过单一的接口电路就可以实现对多种不同组网拓扑结构的适用，提高了接口电路的兼容性，降低接口电路的复杂度，降低成本。
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公开(公告)号：CN117811539B
公开(公告)日：2025-02-07
申请号：CN202311543004.X
申请日：2023-11-17
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本发明提供一种FPGA时钟无毛刺切换电路，涉及FPGA技术领域，该电路包括：第一时钟电路，第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；第二时钟电路，第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；以及BUFGCTRL单元。通过合理利用现有FPGA的基础原语器件BUFGCTRL，结合ASIC专有芯片才有的无相关时钟切换free‑glitch电路设计思路，可以有效解决现有门控时钟技术存在的skew、jitters、glitch等问题，从而实现FPGA时钟无毛刺切换，并为变频FPGA低功耗技术提供了设计上的强有力的基础。
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公开(公告)号：CN118689825A
公开(公告)日：2024-09-24
申请号：CN202411163868.3
申请日：2024-08-23
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F13/40
Abstract: 本发明提供一种接口电路及电子设备，上述接口电路中，通过设置控制电路控制所述至少两条数据传输通路的通断状态，以使所述收发电路适配目标组网拓扑结构，所述目标组网拓扑结构包括星型交换式拓扑结构、总线型拓扑结构和环型拓扑结构中的至少一种。相较于现有技术，本发明通过单一的接口电路就可以实现对多种不同组网拓扑结构的适用，提高了接口电路的兼容性，降低接口电路的复杂度，降低成本。
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公开(公告)号：CN118101799B
公开(公告)日：2024-07-05
申请号：CN202410486996.5
申请日：2024-04-22
Applicant: 北京国科天迅科技股份有限公司
IPC: H04L69/22 , H04L69/00 , H04B10/278
Abstract: 本申请涉及一种FC‑AE协议处理器及数据传输方法。FC‑AE协议处理器包括第一光处理模块、指令处理模块、第二光处理模块及数据处理模块，其中，第一光处理模块用于接收第一光信号，根据第一光信号解析得到待解析指令，并将待解析指令发送至指令处理模块；指令处理模块用于根据待解析指令解析得到第一指令数据，并将指令数据存储至第一存储器；第二光处理模块用于接收第二光信号，根据第二光信号解析得到待解析数据，并将待解析数据发送至数据处理模块；数据处理模块用于根据待解析数据解析得到第一传输数据，并将第一传输数据存储至第二存储器。采用本方法能够同时在FC‑AE网络中传输指令和数据。
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